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CH32V208CBU6 (QFN-48(5x5)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH32V208CBU6

WCHID: C5713556QFN-48(5x5) · 49 ピン · Pitch 0.35mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · CH32V208CBU6 (QFN-48(5x5))1PC13/TAMPER_2PC14/OSC32IN3PC15/OSC32OU4VSSA5OSC_IN6OSC_OUT7NRST8VDDA9PA0/WKUP/ADC10PA1/ADC111PA2/ADC212PA3/ADC313PA4/ADC414PA5/ADC515PA6/ADC616PA7/ADC717PB0/ADC818PB1/ADC919PB2/BOOT120PB1021PB1122VDD_VIO_123PB1224PB1325PB1449EP48VBAT47VDD_VIO_346VSS_345PB944PB843BOOT042PB7/USB2DP41PB6/USB2DM40PB539PB438PB337PA1536PA14/SWCLK35VSS_234ANT33VINTA32PA13/SWDIO31PA12/USB1DP30PA11/USB1DM29PA1028PA927PA826PB15Grid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.838.133.027.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9-33.0-38.1mm
2. 2Dフットプリント
12345678910252627282930313233342423222120191817161514131211484746454443424140393837363549E=5.00mm · Pitch e=0.35mmD=5.00mm-5-4-3-2-1012345543210-1-2-3-4-5mm
3. 3Dモデル
パッケージ外形: 5.00mm × 5.00mm · ピッチ: 0.35mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (49/49)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1PC13/TAMPER_RTCI/OマルチプレクスI/O・ペリフェラル端子 PC13/TAMPER_RTC (RTC/CLK)
2PC14/OSC32INI/OマルチプレクスI/O・ペリフェラル端子 PC14/OSC32IN (RTC/CLK)
3PC15/OSC32OUTI/OマルチプレクスI/O・ペリフェラル端子 PC15/OSC32OUT (RTC/CLK)
4VSSAGNDグラウンド基準端子 (VSSA)
5OSC_INI/OマルチプレクスI/O・ペリフェラル端子 OSC_IN (RTC/CLK)
6OSC_OUTI/OマルチプレクスI/O・ペリフェラル端子 OSC_OUT (RTC/CLK)
7NRSTIシステムイネーブル・ハードウェアリセット (NRST)
8VDDAPower電源供給入力 (VDDA — 3.3V / 5.0V Standard Logic)
9PA0/WKUP/ADC0I/OマルチプレクスI/O・ペリフェラル端子 PA0/WKUP/ADC0 (ADC)
10PA1/ADC1I/OマルチプレクスI/O・ペリフェラル端子 PA1/ADC1 (ADC)
11PA2/ADC2I/OマルチプレクスI/O・ペリフェラル端子 PA2/ADC2 (ADC)
12PA3/ADC3I/OマルチプレクスI/O・ペリフェラル端子 PA3/ADC3 (ADC)
13PA4/ADC4I/OマルチプレクスI/O・ペリフェラル端子 PA4/ADC4 (ADC)
14PA5/ADC5I/OマルチプレクスI/O・ペリフェラル端子 PA5/ADC5 (ADC)
15PA6/ADC6I/OマルチプレクスI/O・ペリフェラル端子 PA6/ADC6 (ADC)
16PA7/ADC7I/OマルチプレクスI/O・ペリフェラル端子 PA7/ADC7 (ADC)
17PB0/ADC8I/OマルチプレクスI/O・ペリフェラル端子 PB0/ADC8 (ADC)
18PB1/ADC9I/OマルチプレクスI/O・ペリフェラル端子 PB1/ADC9 (ADC)
19PB2/BOOT1I/OマルチプレクスI/O・ペリフェラル端子 PB2/BOOT1 (General)
20PB10I/OマルチプレクスI/O・ペリフェラル端子 PB10 (General)
21PB11I/OマルチプレクスI/O・ペリフェラル端子 PB11 (General)
22VDD_VIO_1Power電源供給入力 (VDD_VIO_1 — 3.3V / 5.0V Standard Logic)
23PB12I/OマルチプレクスI/O・ペリフェラル端子 PB12 (General)
24PB13I/OマルチプレクスI/O・ペリフェラル端子 PB13 (General)
25PB14I/OマルチプレクスI/O・ペリフェラル端子 PB14 (General)
26PB15I/OマルチプレクスI/O・ペリフェラル端子 PB15 (General)
27PA8I/OマルチプレクスI/O・ペリフェラル端子 PA8 (General)
28PA9I/OマルチプレクスI/O・ペリフェラル端子 PA9 (General)
29PA10I/OマルチプレクスI/O・ペリフェラル端子 PA10 (General)
30PA11/USB1DMI/OマルチプレクスI/O・ペリフェラル端子 PA11/USB1DM (USB)
31PA12/USB1DPI/OマルチプレクスI/O・ペリフェラル端子 PA12/USB1DP (USB)
32PA13/SWDIOI/OマルチプレクスI/O・ペリフェラル端子 PA13/SWDIO (SWD/JTAG)
33VINTAPower電源供給入力 (VINTA — 3.3V / 5.0V Standard Logic)
34ANTI/OマルチプレクスI/O・ペリフェラル端子 ANT (General)
35VSS_2GNDグラウンド基準端子 (VSS_2)
36PA14/SWCLKI/OマルチプレクスI/O・ペリフェラル端子 PA14/SWCLK (SWD/JTAG)
37PA15I/OマルチプレクスI/O・ペリフェラル端子 PA15 (General)
38PB3I/OマルチプレクスI/O・ペリフェラル端子 PB3 (General)
39PB4I/OマルチプレクスI/O・ペリフェラル端子 PB4 (General)
40PB5I/OマルチプレクスI/O・ペリフェラル端子 PB5 (General)
41PB6/USB2DMI/OマルチプレクスI/O・ペリフェラル端子 PB6/USB2DM (USB)
42PB7/USB2DPI/OマルチプレクスI/O・ペリフェラル端子 PB7/USB2DP (USB)
43BOOT0I入力専用端子 BOOT0 (General)
44PB8I/OマルチプレクスI/O・ペリフェラル端子 PB8 (General)
45PB9I/OマルチプレクスI/O・ペリフェラル端子 PB9 (General)
46VSS_3GNDグラウンド基準端子 (VSS_3)
47VDD_VIO_3Power電源供給入力 (VDD_VIO_3 — 3.3V / 5.0V Standard Logic)
48VBATPower電源供給入力 (VBAT — 3.3V / 5.0V Standard Logic)
49EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 PC13/TAMPER_RTC
I/O
マルチプレクスI/O・ペリフェラル端子 PC13/TAMPER_RTC (RTC/CLK)
設計上の注意点: Signal terminal PC13/TAMPER_RTC (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: PC13/TAMPER_RTC. Supported peripheral buses: RTC/CLK.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 27 抽出図面)

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PDF VIEWERメーカー公式データシート: CH32V208CBU6 (WCH · QFN-48(5x5))
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1. 実装3D外観モデルREPRESENTATIVE
CH32V208CBU6 (QFN-48(5x5)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
CH32V208CBU6 (QFN-48(5x5)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (49ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
CH32V208CBU6 (QFN-48(5x5)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
CH32V208CBU6 (QFN-48(5x5)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-48(5x5) · 5.00×5.00mm · ピッチ 0.35mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
CH32V208CBU6 (QFN-48(5x5)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (49 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
CH32V208CBU6 (QFN-48(5x5)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (27 点 · 1/3 ページ)
CH32V208 / CH32V305 / CH32V307 シリーズの切り抜きなし原本図面 27 点中 1–12 点目を表示
P1 · p01_fig01278×171px
CH32V208CBU6 (QFN-48(5x5)) — Overview
Overview
P2 · p02_fig011853×1606px
CH32V208CBU6 (QFN-48(5x5)) — CH32F20x serial products overview | Low-and-medium-density | general (F203) High-density general (F203) Connectivity | (F205) | Interconnectivity | (F207) | Wireless | (F208) | 32K Flash 64K Flash 128K Flash 256K Flash 128K Flash 256K Flash
CH32F20x serial products overview | Low-and-medium-density | general (F203) High-density general (F203) Connectivity | (F205) | Interconnectivity | (F207) | Wireless | (F208) | 32K Flash 64K Flash 128K Flash 256K Flash 128K Flash 256K Flash
P149 · p149_fig011790×852px
CH32V208CBU6 (QFN-48(5x5)) — 10.3.2.4 External Interrupt Configuration Register2 (AFIO_EXTICR2) Offset address: 0x0C
10.3.2.4 External Interrupt Configuration Register2 (AFIO_EXTICR2) Offset address: 0x0C
P149 · p149_fig021790×978px
CH32V208CBU6 (QFN-48(5x5)) — 10.3.2.5 External Interrupt Configuration Register3 (AFIO_EXTICR3) Offset address: 0x10
10.3.2.5 External Interrupt Configuration Register3 (AFIO_EXTICR3) Offset address: 0x10
P149 · p149_fig031790×465px
CH32V208CBU6 (QFN-48(5x5)) — V2.2 145
V2.2 145
P334 · p334_fig011614×599px
CH32V208CBU6 (QFN-48(5x5)) — Figure 20-15 Audio sampling frequency definition
Figure 20-15 Audio sampling frequency definition
P334 · p334_fig021491×762px
CH32V208CBU6 (QFN-48(5x5)) — Figure 20-16 I2S clock generator structure
Figure 20-16 I2S clock generator structure
P484 · p484_fig011740×728px
CH32V208CBU6 (QFN-48(5x5)) — Figure 27-2 Block diagram of Ethernet Transceiver
Figure 27-2 Block diagram of Ethernet Transceiver
P484 · p484_fig021771×1288px
CH32V208CBU6 (QFN-48(5x5)) — V2.2 480
V2.2 480
P484 · p484_fig02P484
CH32V208CBU6 (QFN-48(5x5)) — Datasheet Page 484 (p484_fig02)
Datasheet Page 484 (p484_fig02)
P492 · p492_fig011589×1146px
CH32V208CBU6 (QFN-48(5x5)) — Figure 27-8 Ethernet peripheral clock tree
Figure 27-8 Ethernet peripheral clock tree
P492 · p492_fig02720×379px
CH32V208CBU6 (QFN-48(5x5)) — NIAC GTXC RGMII_EN }-—» GRXC ETH1G_EN PLL2VCO ETH1G_125M PLL3VCO ETH1G_SRC RGMIII interface
NIAC GTXC RGMII_EN }-—» GRXC ETH1G_EN PLL2VCO ETH1G_125M PLL3VCO ETH1G_SRC RGMIII interface
1 / 3 ページ (27 点の抽出図面)

電気仕様 & 部品詳細スペック (CH32V208CBU6)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
組込みマイクロコントローラ (MCU)
詳細概要:CH32V208CBU6 (QFN-48(5x5)) は 48 ピンの組込みマイクロコントローラ (MCU)で、パッケージ外形は 5.00 × 5.00 × 0.85 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 3.0V ~ 3.6V (Typ 3.3V)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、UART, SPI, I2C, I2S, ADC, DAC, SDIO, RTC/CLK, SWD/JTAG, USB インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
3.0V ~ 3.6V (Typ 3.3V)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
8MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
5.00 × 5.00 × 0.85 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-48(5x5))
ピン数・リードピッチN / e
48 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
UART, SPI, I2C, I2S, ADC, DAC, SDIO, RTC/CLK, SWD/JTAG, USB
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: ブートストラップピン注意 (PB2/BOOT1, BOOT0)：リセット解除時の論理レベルを乱す外部プルアップ/ダウンを避けてください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル49 ピン自動バス分類
OK
IPC-7351B フットプリント49 パッド · ピッチ 0.35mm
OK
IPC-7525 60% はんだペースト開口EPAD 3.70×3.70mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified
IPC-7351B

同系列ファミリー & 同一データシート部品 — CH32V208 / CH32V305 / CH32V307 (15)

同一データシートを共有するパッケージ違いやバリアントを選択

機械寸法 & ランドパターン (QFN-48(5x5))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
5.00 × 5.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.85mm · e=0.35mm
パッド寸法 (W × L)Level B
0.16 × 0.75 mm
ピン数 / 総パッド数Topology
49P / 49Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
QFN-48(5x5)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — CH32V208CBU6 (QFN-48(5x5))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

CH32V208CBU6 (QFN-48(5x5)) のピン配置 (Pinout) および電源電圧仕様は？

WCH 製 CH32V208CBU6 (QFN-48(5x5) パッケージ) は全 49 ピン構成で、ピンピッチは 0.35 mm です。主なピン：1 (PC13/TAMPER_RTC: マルチプレクスI/O・ペリフェラル端子 PC13/TAMPER_RTC (RTC/CLK)), 2 (PC14/OSC32IN: マルチプレクスI/O・ペリフェラル端子 PC14/OSC32IN (RTC/CLK)), 3 (PC15/OSC32OUT: マルチプレクスI/O・ペリフェラル端子 PC15/OSC32OUT (RTC/CLK)), 4 (VSSA: グラウンド基準端子 (VSSA)), 5 (OSC_IN: マルチプレクスI/O・ペリフェラル端子 OSC_IN (RTC/CLK)), 6 (OSC_OUT: マルチプレクスI/O・ペリフェラル端子 OSC_OUT (RTC/CLK))。

CH32V208CBU6 の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、CH32V208CBU6 (QFN-48(5x5)) の本体外形は 5.00 × 5.00 mm、ピッチ e = 0.35 mm、合計 49 パッドで構成されています（中央放熱パッド EPAD 3.70 × 3.70 mm、IPC-7525 60% 開口ペーストマスク付き）。

CH32V208CBU6 の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CH32V208CBU6 (WCH, QFN-48(5x5)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (49 ピン) & CH32V208 / CH32V305 / CH32V307 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1PC13/TAMPER_RTCDigital_IO信号端子 PC13/TAMPER_RTC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC13/TAMPER_RTC。対応バス/インターフェース: RTC/CLK。
2PC14/OSC32INDigital_IO信号端子 PC14/OSC32IN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC14/OSC32IN。対応バス/インターフェース: RTC/CLK。
3PC15/OSC32OUTDigital_IO信号端子 PC15/OSC32OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC15/OSC32OUT。対応バス/インターフェース: RTC/CLK。
4VSSAGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (VSSA) です。
5OSC_INDigital_IO信号端子 OSC_IN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: OSC_IN。対応バス/インターフェース: RTC/CLK。
6OSC_OUTDigital_IO信号端子 OSC_OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: OSC_OUT。対応バス/インターフェース: RTC/CLK。
7NRSTDigital_IOローアクティブ・ハードウェアリセット端子 (NRST)：Lowに引くことでコアと全ペリフェラルを初期化します。
8VDDAPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDA、最大定格: 5.5V) です。
9PA0/WKUP/ADC0Analog信号端子 PA0/WKUP/ADC0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA0/WKUP/ADC0。対応バス/インターフェース: ADC。
10PA1/ADC1Analog信号端子 PA1/ADC1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA1/ADC1。対応バス/インターフェース: ADC。
11PA2/ADC2Analog信号端子 PA2/ADC2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA2/ADC2。対応バス/インターフェース: ADC。
12PA3/ADC3Analog信号端子 PA3/ADC3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA3/ADC3。対応バス/インターフェース: ADC。
13PA4/ADC4Analog信号端子 PA4/ADC4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA4/ADC4。対応バス/インターフェース: ADC。
14PA5/ADC5Analog信号端子 PA5/ADC5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA5/ADC5。対応バス/インターフェース: ADC。
15PA6/ADC6Analog信号端子 PA6/ADC6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA6/ADC6。対応バス/インターフェース: ADC。
16PA7/ADC7Analog信号端子 PA7/ADC7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA7/ADC7。対応バス/インターフェース: ADC。
17PB0/ADC8Analog信号端子 PB0/ADC8（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB0/ADC8。対応バス/インターフェース: ADC。
18PB1/ADC9Analog信号端子 PB1/ADC9（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB1/ADC9。対応バス/インターフェース: ADC。
19PB2/BOOT1Digital_IO信号端子 PB2/BOOT1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB2/BOOT1。対応バス/インターフェース: General。
20PB10Digital_IO信号端子 PB10（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB10。対応バス/インターフェース: General。
21PB11Digital_IO信号端子 PB11（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB11。対応バス/インターフェース: General。
22VDD_VIO_1Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD_VIO_1、最大定格: 5.5V) です。
23PB12Digital_IO信号端子 PB12（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB12。対応バス/インターフェース: General。
24PB13Digital_IO信号端子 PB13（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB13。対応バス/インターフェース: General。
25PB14Digital_IO信号端子 PB14（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB14。対応バス/インターフェース: General。
26PB15Digital_IO信号端子 PB15（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB15。対応バス/インターフェース: General。
27PA8Digital_IO信号端子 PA8（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA8。対応バス/インターフェース: General。
28PA9Digital_IO信号端子 PA9（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA9。対応バス/インターフェース: General。
29PA10Digital_IO信号端子 PA10（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA10。対応バス/インターフェース: General。
30PA11/USB1DMDigital_IO信号端子 PA11/USB1DM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA11/USB1DM。対応バス/インターフェース: USB。
31PA12/USB1DPDigital_IO信号端子 PA12/USB1DP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA12/USB1DP。対応バス/インターフェース: USB。
32PA13/SWDIODigital_IO信号端子 PA13/SWDIO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA13/SWDIO。対応バス/インターフェース: SWD/JTAG。
33VINTAPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VINTA、最大定格: 5.5V) です。
34ANTRF_50Ohm信号端子 ANT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: ANT。対応バス/インターフェース: General。
35VSS_2GND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (VSS_2) です。
36PA14/SWCLKDigital_IO信号端子 PA14/SWCLK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA14/SWCLK。対応バス/インターフェース: SWD/JTAG。
37PA15Digital_IO信号端子 PA15（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA15。対応バス/インターフェース: General。
38PB3Digital_IO信号端子 PB3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB3。対応バス/インターフェース: General。
39PB4Digital_IO信号端子 PB4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB4。対応バス/インターフェース: General。
40PB5Digital_IO信号端子 PB5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB5。対応バス/インターフェース: General。
41PB6/USB2DMDigital_IO信号端子 PB6/USB2DM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB6/USB2DM。対応バス/インターフェース: USB。
42PB7/USB2DPDigital_IO信号端子 PB7/USB2DP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB7/USB2DP。対応バス/インターフェース: USB。
43BOOT0Digital_IO信号端子 BOOT0（方向: I、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: BOOT0。対応バス/インターフェース: General。
44PB8Digital_IO信号端子 PB8（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB8。対応バス/インターフェース: General。
45PB9Digital_IO信号端子 PB9（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB9。対応バス/インターフェース: General。
46VSS_3GND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (VSS_3) です。
47VDD_VIO_3Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD_VIO_3、最大定格: 5.5V) です。
48VBATPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VBAT、最大定格: 5.5V) です。
49EPGNDパッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
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