DFN-10(3x3) · 11P
Synchronisierte Pinbelegung (Symbol / 2D / 3D) (11/11)
Klicken oder berühren Sie einen Pin, um ihn zeitgleich in Symbol, Footprint und 3D hervorzuheben| Pin | Symbol | Typ | Funktionsbeschreibung (DE) |
|---|---|---|---|
| 1 | VDD33 | Power | Versorgungsspannungseingang (VDD33 — 3.3V / 5.0V Standard Logic) |
| 2 | PA0 | I/O | Multiplex-I/O- & Peripherie-Pin PA0 (UART, I2C, SWD/JTAG) |
| 3 | PA1 | I/O | Multiplex-I/O- & Peripherie-Pin PA1 (UART, I2C, SWD/JTAG) |
| 4 | PA7 | I/O | Multiplex-I/O- & Peripherie-Pin PA7 (UART, SPI, PWM) |
| 5 | PA7/T4/TMR | I/O | Multiplex-I/O- & Peripherie-Pin PA7/T4/TMR (General) |
| 6 | XI | I/O | Multiplex-I/O- & Peripherie-Pin XI (RTC/CLK) |
| 7 | GND | GND | Masseanschluss (GND) |
| 8 | V5 | I/O | Multiplex-I/O- & Peripherie-Pin V5 (General) |
| 9 | PA9 | I/O | Multiplex-I/O- & Peripherie-Pin PA9 (UART, I2C) |
| 10 | PA8 | I/O | Multiplex-I/O- & Peripherie-Pin PA8 (UART, I2C, PWM) |
| 11 | PA0 | I/O | Multiplex-I/O- & Peripherie-Pin PA0 (UART, SWD/JTAG) |
PIN 1 VDD33
PowerVersorgungsspannungseingang (VDD33 — 3.3V / 5.0V Standard Logic)
Designhinweis: 如果是单 一3 .3V电源供电 ，则VDD33引脚输入额定3 .3V 电源 V5引脚悬空或与VDD33引脚短接 ， 。
IPC-7351B Lötdichte & Spannweite C/G/Z Konfigurator
Live-PDF-Datenblatt-Viewer & Technische Zeichnungen (6 Standardzeichnungen + 9 Extrahierte Abbildungen)
Original-Datenblatt direkt im Browser lesen oder Zeichnungen im Vollbildmodus vergrößern1. Reales 3D-GehäusemodellREPRESENTATIVE
Detaillierter 3D-VolumenkörperVergrößern ›
2. Standard-Pinbelegung (Draufsicht)CLEANROOM PINOUT
Konforme Pinanordnung (11 Pins)Vergrößern ›
3. Original-Datenblatt-PinoutPDF PINOUT
Unbeschnittenes DatenblattdiagrammVergrößern ›
4. Gehäuseabmessungen (D×E×A)PACKAGE DIMENSIONS
DFN-10(3x3) · 3.00×3.00mm · Raster 0.50mmVergrößern ›
5. Empfohlener PCB-FootprintLAND PATTERN
IPC-7351B Land Pattern (11 Pads)Vergrößern ›
6. Typische ApplikationsschaltungSCHEMATIC
Typical Application SchematicVergrößern ›
Originale Datenblatt-Pinouts & Technische Zeichnungen (9 Abb. · Seite 1/1)
Zeige 1–9 von 9 unbeschnittenen Originalzeichnungen für CH570 / CH572
P1 · p01_fig01247×133px
P3 · p03_fig011459×1448px
P3 · p03_fig02893×576px
P4 · p04_fig011266×490px
P4 · p04_fig021462×1943px
P4 · p04_fig01P4
P44 · p44_fig011680×312px
P44 · p44_fig021713×2342px
P44 · p44_fig01P44
Elektrische Spezifikationen & Bauteildetails (CH570Q)
Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen (DE)Detaillierte Übersicht:CH570Q (DFN-10(3x3)) ist ein 10-poliges Standard-Elektronik- & Steckverbinderbauteil mit den Gehäuseabmessungen 3.00 × 3.00 × 0.85 mm (Pin-Raster e = 0.50 mm). Ausgelegt für 1.8V ~ 5.5V (Theo Datasheet) Versorgungsspannung, -40°C ~ +85°C (Industrial Grade) Temperaturbereich und Bluetooth / BLE, USB, SPI, I2C, PWM, RTC/CLK, SWD/JTAG, UART Schnittstellen.
BetriebsversorgungsspannungV_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
100nF + 10µF X7R Stützkondensatoren < 2mm am Versorgungspin platzieren
UmgebungstemperaturbereichT_A
-40°C ~ +85°C (Industrial Grade)
Industrieller Temperaturbereich; T_J(max) = +125°C
Takt- & Funkfrequenzf_CLK / f_RF
16MHz
Aus offiziellen PDF-Datenblatttabellen extrahiert
Strom- & LeistungsdatenI_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
Maximal zulässigen Pin-Strom beachten
Gehäuseabmessungen (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
Gehäusefamilie: DFN (DFN-10(3x3))
Pinanzahl & RastermaßN / e
10 Pins | Pitch e = 0.50 mm (19.7 mil)
Nach IPC-7351B Mittenabstand C normalisiert
Integrierte BusschnittstellenBuses
Bluetooth / BLE, USB, SPI, I2C, PWM, RTC/CLK, SWD/JTAG, UART
4-Wege-Synchronisation (Symbol ↔ Pinout ↔ 2D ↔ 3D)
Lötprofil & FeuchteempfindlichkeitIPC / MSL
IPC-7351B Level B | J-STD-020 (Peak 260°C) | MSL-3
60% Pastenmasken-Segmentierung auf dem Thermal-Pad
Technischer Sicherheitshinweis: Vor der SMT-Bestückung die Pin-1-Markierung auf dem Bestückungsdruck prüfen.
Technischer Sicherheitshinweis: Thermal-Pad über Ø0.3mm Thermodurchkontaktierungen niederimpedant an die GND-Lage anbinden.
5-Punkte-Industriestandardprüfung
Automatische Geometrie- und Regelprüfung vor dem DateiexportIEEE-315 Symbol11 Pins automatisch nach Bussen gruppiert
IPC-7351B Footprint11 Pads · Raster 0.50mm
IPC-7525 60% LotpastenfensterEPAD 2.50×1.60mm Gitterteilung
DFM-Fertigungsregeln (JLCPCB / PCBWay)Min. Pad-Abstand: 0.25mm
3D STEP AP214 & GLBKoordinatenursprung deckungsgleich (0,0,0)
Praxisverifikation & Ingenieurbewertungen
Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen5.00 PCB Verified
IPC-7351B
Wählen Sie eine andere Gehäusevariante oder Teilenummer aus demselben DatenblattVerwandte Bauteile derselben Chipfamilie — CH570 / CH572 (3)
DFN-10-EP(3x3) · 11P
QFN-20-EP(3x3) · 21P
Mechanische Abmessungen & Land Pattern (DFN-10(3x3))
Aus dem Datenblatt extrahiert & nach IPC-7351B normiertGehäusekörper (D × E)Nominal
3.00 × 3.00 mm
Höhe (A) & Raster (e)IPC-7351B
A=0.85mm · e=0.50mm
Pad-Abmessungen (W × L)Level B
0.25 × 0.65 mm
Pins / Gesamt-PadsTopology
11P / 11Pad (DUAL_ROW)
Empfohlene Peripherie-BOM & Pin-kompatible Ersatztypen (Drop-in)
Passive Begleitbauteile gemäß Referenzschaltung sowie 1:1 pin-kompatible Alternativen| Bauteilbezeichner / Ersatz-MPN | Wert / Gehäuse | Funktion & PCB-Layout-Regel |
|---|---|---|
| N/A BOM | Gemäß Applikationsschaltung DFN-10(3x3) | Leiterbahnbreiten für Nennstrom dimensionieren und IPC-2221 Isolationsabstände einhalten. |
Häufig gestellte technische Fragen (FAQ) — CH570Q (DFN-10(3x3))
Schnellantworten zu Pinbelegung, IPC-7351B Land-Pattern-Abmessungen und CAD-ExportformatenWie lautet die Pinbelegung (Pinout) und Versorgungsspannung des CH570Q (DFN-10(3x3))?
Das Bauteil CH570Q von WCH im DFN-10(3x3)-Gehäuse besitzt 11 Pins mit einem Rastermaß (Pitch) von 0.50 mm. Wichtige Pins: 1 (VDD33: Versorgungsspannungseingang (VDD33 — 3.3V / 5.0V Standard Logic)), 2 (PA0: Multiplex-I/O- & Peripherie-Pin PA0 (UART, I2C, SWD/JTAG)), 3 (PA1: Multiplex-I/O- & Peripherie-Pin PA1 (UART, I2C, SWD/JTAG)), 4 (PA7: Multiplex-I/O- & Peripherie-Pin PA7 (UART, SPI, PWM)), 5 (PA7/T4/TMR: Multiplex-I/O- & Peripherie-Pin PA7/T4/TMR (General)), 6 (XI: Multiplex-I/O- & Peripherie-Pin XI (RTC/CLK)).
Welche IPC-7351B Land-Pattern-Abmessungen hat der CH570Q?
Gemäß Datenblatt und IPC-7351B (Density Level B Nominal) betragen die Gehäusemaße des CH570Q (DFN-10(3x3)) 3.00 × 3.00 mm bei einem Pitch e = 0.50 mm und 11 Kupfer-Pads sowie einem zentralen Thermal Pad (EPAD) von 2.50 × 1.60 mm mit 60% Pastenfenster nach IPC-7525.
Wo können KiCad (.kicad_mod, .kicad_sym), Fusion 360 (.lbr) und 3D-STEP-Modelle für CH570Q heruntergeladen werden?
Auf dieser Seite können Sie das vollständig verifizierte CAD-Bibliothekspaket für CH570Q (WCH, DFN-10(3x3)) unter der Open-Hardware-Lizenz CERN-OHL-P-2.0 kostenlos herunterladen: KiCad 8 Footprint (.kicad_mod), Schaltplansymbol (.kicad_sym), Fusion 360 / Eagle (.lbr) und 3D STEP AP214 / WebGL GLB.
Statischer Referenzanhang: Pinbelegungstabelle (11 Pins) & CH570 / CH572 VariantenStatische Tabelle aufklappen
| Pin-Nr. | Signalname | Elektrischer Typ | Funktionsbeschreibung & Schaltungshinweise |
|---|---|---|---|
| 1 | VDD33 | Power_In | Positiver Versorgungseingang (VDD33) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V). |
| 2 | PA0 | Digital_IO | Signalanschluss PA0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA0. Unterstützte Bus-Schnittstellen: UART, I2C, SWD/JTAG. |
| 3 | PA1 | Digital_IO | Signalanschluss PA1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA1. Unterstützte Bus-Schnittstellen: UART, I2C, SWD/JTAG. |
| 4 | PA7 | Digital_IO | Signalanschluss PA7 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA7. Unterstützte Bus-Schnittstellen: UART, SPI, PWM. |
| 5 | PA7/T4/TMR | Digital_IO | Signalanschluss PA7/T4/TMR (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA7/T4/TMR. Unterstützte Bus-Schnittstellen: General. |
| 6 | XI | Digital_IO | Signalanschluss XI (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: XI. Unterstützte Bus-Schnittstellen: RTC/CLK. |
| 7 | GND | GND | Elektrischer 0V-Masserückführungsanschluss (GND) für Kernlogik, I/O-Treiber und Analogblöcke. |
| 8 | V5 | Digital_IO | Signalanschluss V5 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: V5. Unterstützte Bus-Schnittstellen: General. |
| 9 | PA9 | Digital_IO | Signalanschluss PA9 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA9. Unterstützte Bus-Schnittstellen: UART, I2C. |
| 10 | PA8 | Digital_IO | Signalanschluss PA8 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA8. Unterstützte Bus-Schnittstellen: UART, I2C, PWM. |
| 11 | PA0 | Digital_IO | Signalanschluss PA0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PA0. Unterstützte Bus-Schnittstellen: UART, SWD/JTAG. |