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CH543D (QFN-20(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH543D

WCHID: C5183760QFN-20(3x3) · 21 핀 · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 동기화 크로스 프로브 모드 (CROSS-PROBE)핀을 클릭하거나 마우스를 올리면 심볼, 풋프린트, 3D 모델에서 동시에 강조 표시됩니다
1. 회로도 심볼
U1 · CH543D (QFN-20(3x3))1VDD12/VHV2GND/VSS3VDD/V334NC5P3.2/INT0/A26P1.5/MOSI/PW7NC8P1.7/SCK/SDA9RST/T2EX_/CA10P3.1/TXD/PWM11P3.0/RXD/PWM21GND/VSS20P1.2/INT0_/A19P1.3/A11/CM18P3.7/DM/A917P3.6/DP/A816P3.5/T1/HVIO15P3.4/T0/PWM114P3.3/INT1/PW13P1.0/CC1/T2/12P1.1/CC2/T2EGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.220.315.210.25.10-5.1-10.2-15.2-20.3mm
2. 2D 풋프린트
123456789101112131415161718192021E=3.00mm · Pitch e=0.40mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3D CAD 모델
패키지 외형: 3.00mm × 3.00mm · 피치: 0.40mm · 눈금자 간격: 1.00mm동기화 <100ms

동기화된 핀아웃 (Symbol / 2D / 3D) (21/21)

핀을 클릭하거나 마우스를 올리면 심볼, 풋프린트, 3D 모델에서 동시에 강조 표시됩니다
핀기호유형기능 설명 (KO)
1VDD12/VHVPower전원 공급 입력 핀 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
2GND/VSSGND접지 기준 핀 (GND/VSS)
3VDD/V33Power전원 공급 입력 핀 (VDD/V33 — 3.3V / 5.0V Standard Logic)
4NCNCNo Connect (Leave Floating)
5P3.2/INT0/A2I/O다중화 I/O 및 주변장치 핀 P3.2/INT0/A2 (General)
6P1.5/MOSI/PWM0/A5I/O다중화 I/O 및 주변장치 핀 P1.5/MOSI/PWM0/A5 (SPI, PWM)
7NCNCNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7I/O다중화 I/O 및 주변장치 핀 P1.7/SCK/SDA/TXD_/A7 (UART, SPI, I2C)
9RST/T2EX_/CAP2_/A3/CPI/O다중화 I/O 및 주변장치 핀 RST/T2EX_/CAP2_/A3/CP (General)
10P3.1/TXD/PWM1_/SDA_I/O다중화 I/O 및 주변장치 핀 P3.1/TXD/PWM1_/SDA_ (UART, I2C, PWM)
11P3.0/RXD/PWM0_/SCL_I/O다중화 I/O 및 주변장치 핀 P3.0/RXD/PWM0_/SCL_ (UART, I2C, PWM)
12P1.1/CC2/T2EX/CAP2/A1I/O다중화 I/O 및 주변장치 핀 P1.1/CC2/T2EX/CAP2/A1 (General)
13P1.0/CC1/T2/CAP1/A0I/O다중화 I/O 및 주변장치 핀 P1.0/CC1/T2/CAP1/A0 (General)
14P3.3/INT1/PWM2_I/O다중화 I/O 및 주변장치 핀 P3.3/INT1/PWM2_ (PWM)
15P3.4/T0/PWM1I/O다중화 I/O 및 주변장치 핀 P3.4/T0/PWM1 (PWM)
16P3.5/T1/HVIOI/O다중화 I/O 및 주변장치 핀 P3.5/T1/HVIO (General)
17P3.6/DP/A8I/O다중화 I/O 및 주변장치 핀 P3.6/DP/A8 (General)
18P3.7/DM/A9I/O다중화 I/O 및 주변장치 핀 P3.7/DM/A9 (General)
19P1.3/A11/CMI/O다중화 I/O 및 주변장치 핀 P1.3/A11/CM (General)
20P1.2/INT0_/A10/COI/O다중화 I/O 및 주변장치 핀 P1.2/INT0_/A10/CO (General)
21GND/VSSGND접지 기준 핀 (GND/VSS)
PIN 1 VDD12/VHV
Power
전원 공급 입력 핀 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
설계 권장 사항: Primary positive power supply input (VDD12/VHV) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
IPC-7351B 솔더 밀도 및 스팬 C/G/Z 설정

데이터시트 PDF 직접 보기 & 기술 도면 갤러리 (6 표준 도면 + 10 추출 도면)

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PDF VIEWER공식 제조사 데이터시트: CH543D (WCH · QFN-20(3x3))
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1. 실제 3D 패키지 모델REPRESENTATIVE
CH543D (QFN-20(3x3)) - 1. 실제 3D 패키지 모델
정밀 3D 솔리드 바디확대 ›
2. 표준 핀아웃 (상면도)CLEANROOM PINOUT
CH543D (QFN-20(3x3)) - 2. 표준 핀아웃 (상면도)
정규 패키지 핀 배치 (21 핀)확대 ›
3. 원본 데이터시트 핀아웃PDF PINOUT
CH543D (QFN-20(3x3)) - 3. 원본 데이터시트 핀아웃
자르지 않은 원본 핀 다이어그램확대 ›
4. 패키지 외형 치수 (D×E×A)PACKAGE DIMENSIONS
CH543D (QFN-20(3x3)) - 4. 패키지 외형 치수 (D×E×A)
QFN-20(3x3) · 3.00×3.00mm · 피치 0.40mm확대 ›
5. 권장 PCB 풋프린트LAND PATTERN
CH543D (QFN-20(3x3)) - 5. 권장 PCB 풋프린트
IPC-7351B 랜드 패턴 (21 Pads)확대 ›
6. 응용 회로도SCHEMATIC
CH543D (QFN-20(3x3)) - 6. 응용 회로도
Typical Application Schematic확대 ›
원본 PDF 데이터시트 핀아웃 및 기술 도면 라이브러리 (10개 도면 · 1/1 페이지)
CH543 제품군의 원본 도면 10개 중 1–10번째 표시 중
P73 · p73_fig01정확한 패키지 일치
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
P73 · p73_fig02정확한 패키지 일치
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
P1 · p01_fig011736×915px
CH543D (QFN-20(3x3)) — 下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
P3 · p03_fig011971×2713px
CH543D (QFN-20(3x3)) — CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
P17 · p17_fig011757×1384px
CH543D (QFN-20(3x3)) — 在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
P22 · p22_fig011757×1455px
CH543D (QFN-20(3x3)) — CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
P26 · p26_fig011757×414px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig011757×1764px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig021757×804px
CH543D (QFN-20(3x3)) — 注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
P47 · p47_fig01P47
CH543D (QFN-20(3x3)) — Datasheet Page 47 (p47_fig01)
Datasheet Page 47 (p47_fig01)

전기적 사양 & 상세 부품 사양 (CH543D)

데이터시트에서 자동 추출된 기능 설명, 기계적 외형 치수, 공급 전압 범위 및 주변 장치 인터페이스 (KO)
표준 전자 부품 및 커넥터
상세 개요:CH543D (QFN-20(3x3)) 부품은 20핀 표준 전자 부품 및 커넥터로, 패키지 외형 치수는 3.00 × 3.00 × 0.85 mm (핀 피치 e = 0.50 mm)입니다. 동작 전압 1.8V ~ 5.5V (Theo Datasheet), 동작 온도 -40°C ~ +85°C (Industrial Grade) 및 USB, UART, SPI, I2C, ADC, PWM 인터페이스를 지원합니다.
동작 전원 전압 범위V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
전원 핀 2mm 이내에 100nF + 10µF X7R 디커플링 커패시터 배치
동작 주위 온도 범위T_A
-40°C ~ +85°C (Industrial Grade)
산업용 등급; 최대 접합 온도 T_J(max) = +125°C
클럭 및 동작 주파수f_CLK / f_RF
48MHz
PDF 데이터시트 사양표에서 추출됨
정격 전류 및 소비 전력I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
핀당 최대 허용 전류 제한 준수
패키지 외형 치수 (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
패키지 패밀리: QFN (QFN-20(3x3))
핀 수 및 리드 피치N / e
20 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 중심간 거리 (Span C) 정규화
내장 주변장치 인터페이스Buses
USB, UART, SPI, I2C, ADC, PWM
회로도 심볼·2D 풋프린트·3D 모델 4방향 동기화
리플로우 및 습기 민감도IPC / MSL
IPC-7351B Level B | J-STD-020 (최대 260°C) | MSL-3
방열 패드(EPAD) 60% 분할 스텐실 개구 적용
엔지니어링 안전 경고: SMT 실장 전 실크스크린 1번 핀 챔퍼 방향을 반드시 확인하십시오.
엔지니어링 안전 경고: 방열 패드는 Ø0.3mm 써멀 비아 그리드를 통해 내층 GND 플레인에 연결하십시오.

5개 산업 표준 검증

파일 내보내기 전 자동 기하학/전기적 검증
5/5 전체 통과
IEEE-315 심볼21 개 핀 자동 버스 그룹화
OK
IPC-7351B 풋프린트21 개 패드 · 피치 0.40mm
OK
IPC-7525 60% 솔더 페이스트 개구율EPAD 1.65×1.65mm 윈도우 그리드
OK
DFM 제조 규칙 (JLCPCB / PCBWay)최소 패드 간격: 0.25mm
OK
3D STEP AP214 & GLB좌표 원점 일치 (0,0,0)
OK

실물 하드웨어 검증 & 기술 리뷰

데이터시트에서 자동 추출된 기능 설명, 기계적 외형 치수, 공급 전압 범위 및 주변 장치 인터페이스
5.00 PCB Verified

기계적 치수 및 랜드 패턴 (QFN-20(3x3))

데이터시트에서 추출 및 IPC-7351B 표준화 완료
mm
패키지 본체 (D × E)Nominal
3.00 × 3.00 mm
높이 (A) & 피치 (e)IPC-7351B
A=0.85mm · e=0.40mm
패드 크기 (W × L)Level B
0.28 × 0.80 mm
핀 수 / 총 패드 수Topology
21P / 21Pad (QUAD_ROW)

권장 주변 부품 BOM 및 핀 호환 대체품 (Drop-in)

표준 응용 회로용 수동 부품 및 1:1 핀 호환 대체 부품 목록
DFM READY
부품 기호 / 대체 품번값 / 패키지역할 및 PCB 배치 규칙 (Layout Rule)
N/A
BOM
응용 회로 기준
QFN-20(3x3)
정격 부하 전류에 맞는 배선 폭을 확보하고 IPC-2221 전기적 절연 간격을 준수하세요.

기술 자주 묻는 질문 (FAQ) — CH543D (QFN-20(3x3))

핀아웃, IPC-7351B 랜드 패턴 치수 및 CAD 내보내기 포맷 빠른 안내
IPC-7351B / IEEE-315

CH543D (QFN-20(3x3))의 핀아웃(Pinout) 및 전원 전압 사양은 어떻게 되나요?

WCH에서 제조한 CH543D(QFN-20(3x3) 패키지)은 핀 피치 0.40 mm의 21핀 소자입니다. 주요 핀 구성: 1 (VDD12/VHV: 전원 공급 입력 핀 (VDD12/VHV — 3.3V / 5.0V Standard Logic)), 2 (GND/VSS: 접지 기준 핀 (GND/VSS)), 3 (VDD/V33: 전원 공급 입력 핀 (VDD/V33 — 3.3V / 5.0V Standard Logic)), 4 (NC: No Connect (Leave Floating)), 5 (P3.2/INT0/A2: 다중화 I/O 및 주변장치 핀 P3.2/INT0/A2 (General)), 6 (P1.5/MOSI/PWM0/A5: 다중화 I/O 및 주변장치 핀 P1.5/MOSI/PWM0/A5 (SPI, PWM)).

CH543D의 IPC-7351B 표준 PCB 풋프린트 규격 치수는 얼마인가요?

데이터시트 기계 도면 및 IPC-7351B Level B(표준 밀도)에 따라 CH543D(QFN-20(3x3)) 본체 크기는 3.00 × 3.00 mm, 피치 e = 0.40 mm이며 총 21개의 구리 패드로 구성됩니다 (중앙 방열 패드 EPAD 1.65 × 1.65 mm, IPC-7525 60% 스텐실 창 적용).

CH543D용 KiCad(.kicad_mod, .kicad_sym), Fusion 360(.lbr) 및 3D STEP 모델은 어디서 다운로드할 수 있나요?

이 페이지에서 CERN-OHL-P-2.0 오픈 하드웨어 라이선스에 따라 검증된 CH543D(WCH, QFN-20(3x3))의 KiCad 8 풋프린트 및 기호, Autodesk Fusion 360 / Eagle(.lbr), 3D STEP AP214 & WebGL GLB 패키지를 무료로 즉시 다운로드할 수 있습니다.

정적 참조 부록: 핀아웃 테이블 (21 핀) 및 CH543 제품군 변형정적 표 펼치기
핀 번호 (Pin #)신호명 (Signal Name)전기적 유형 (Type)기능 설명 및 회로 설계 유의사항
1VDD12/VHVPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (VDD12/VHV, 최대 정격: 5.5V)입니다.
2GND/VSSGND내부 코어 로직, I/O 드라이버 및 아날로그 블록의 공통 귀환 경로인 0V 접지 단자 (GND/VSS)입니다.
3VDD/V33Power_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (VDD/V33, 최대 정격: 5.5V)입니다.
4NCNo_ConnectNo Connect (Leave Floating)
5P3.2/INT0/A2Digital_IO신호 단자 P3.2/INT0/A2 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.2/INT0/A2. 지원 버스 프로토콜: General.
6P1.5/MOSI/PWM0/A5Digital_IO신호 단자 P1.5/MOSI/PWM0/A5 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.5/MOSI/PWM0/A5. 지원 버스 프로토콜: SPI, PWM.
7NCNo_ConnectNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7Digital_IO신호 단자 P1.7/SCK/SDA/TXD_/A7 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.7/SCK/SDA/TXD_/A7. 지원 버스 프로토콜: UART, SPI, I2C.
9RST/T2EX_/CAP2_/A3/CPDigital_IO신호 단자 RST/T2EX_/CAP2_/A3/CP (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RST/T2EX_/CAP2_/A3/CP. 지원 버스 프로토콜: General.
10P3.1/TXD/PWM1_/SDA_Digital_IO신호 단자 P3.1/TXD/PWM1_/SDA_ (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.1/TXD/PWM1_/SDA_. 지원 버스 프로토콜: UART, I2C, PWM.
11P3.0/RXD/PWM0_/SCL_Digital_IO신호 단자 P3.0/RXD/PWM0_/SCL_ (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.0/RXD/PWM0_/SCL_. 지원 버스 프로토콜: UART, I2C, PWM.
12P1.1/CC2/T2EX/CAP2/A1Digital_IO신호 단자 P1.1/CC2/T2EX/CAP2/A1 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.1/CC2/T2EX/CAP2/A1. 지원 버스 프로토콜: General.
13P1.0/CC1/T2/CAP1/A0Digital_IO신호 단자 P1.0/CC1/T2/CAP1/A0 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.0/CC1/T2/CAP1/A0. 지원 버스 프로토콜: General.
14P3.3/INT1/PWM2_Digital_IO신호 단자 P3.3/INT1/PWM2_ (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.3/INT1/PWM2_. 지원 버스 프로토콜: PWM.
15P3.4/T0/PWM1Digital_IO신호 단자 P3.4/T0/PWM1 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.4/T0/PWM1. 지원 버스 프로토콜: PWM.
16P3.5/T1/HVIODigital_IO신호 단자 P3.5/T1/HVIO (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.5/T1/HVIO. 지원 버스 프로토콜: General.
17P3.6/DP/A8Digital_IO신호 단자 P3.6/DP/A8 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.6/DP/A8. 지원 버스 프로토콜: General.
18P3.7/DM/A9Digital_IO신호 단자 P3.7/DM/A9 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P3.7/DM/A9. 지원 버스 프로토콜: General.
19P1.3/A11/CMDigital_IO신호 단자 P1.3/A11/CM (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.3/A11/CM. 지원 버스 프로토콜: General.
20P1.2/INT0_/A10/CODigital_IO신호 단자 P1.2/INT0_/A10/CO (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): P1.2/INT0_/A10/CO. 지원 버스 프로토콜: General.
21GND/VSSGND내부 코어 로직, I/O 드라이버 및 아날로그 블록의 공통 귀환 경로인 0V 접지 단자 (GND/VSS)입니다.
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