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CH543D (QFN-20(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH543D

WCHID: C5183760QFN-20(3x3) · 21 Pins · Pitch 0.40mmIPC-7351B Verified5.0 (0)
SYNCHRONISIERTER 4D-CROSS-PROBE-MODUSKlicken oder berühren Sie einen Pin, um ihn zeitgleich in Symbol, Footprint und 3D hervorzuheben
1. SCHALTPLANSYMBOL
U1 · CH543D (QFN-20(3x3))1VDD12/VHV2GND/VSS3VDD/V334NC5P3.2/INT0/A26P1.5/MOSI/PW7NC8P1.7/SCK/SDA9RST/T2EX_/CA10P3.1/TXD/PWM11P3.0/RXD/PWM21GND/VSS20P1.2/INT0_/A19P1.3/A11/CM18P3.7/DM/A917P3.6/DP/A816P3.5/T1/HVIO15P3.4/T0/PWM114P3.3/INT1/PW13P1.0/CC1/T2/12P1.1/CC2/T2EGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.220.315.210.25.10-5.1-10.2-15.2-20.3mm
2. 2D-FOOTPRINT
123456789101112131415161718192021E=3.00mm · Pitch e=0.40mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3D-MODELL
Gehäusekörper: 3.00mm × 3.00mm · Raster: 0.40mm · Linealschritt: 1.00mmSynchronisiert <100ms

Synchronisierte Pinbelegung (Symbol / 2D / 3D) (21/21)

Klicken oder berühren Sie einen Pin, um ihn zeitgleich in Symbol, Footprint und 3D hervorzuheben
PinSymbolTypFunktionsbeschreibung (DE)
1VDD12/VHVPowerVersorgungsspannungseingang (VDD12/VHV — 3.3V / 5.0V Standard Logic)
2GND/VSSGNDMasseanschluss (GND/VSS)
3VDD/V33PowerVersorgungsspannungseingang (VDD/V33 — 3.3V / 5.0V Standard Logic)
4NCNCNo Connect (Leave Floating)
5P3.2/INT0/A2I/OMultiplex-I/O- & Peripherie-Pin P3.2/INT0/A2 (General)
6P1.5/MOSI/PWM0/A5I/OMultiplex-I/O- & Peripherie-Pin P1.5/MOSI/PWM0/A5 (SPI, PWM)
7NCNCNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7I/OMultiplex-I/O- & Peripherie-Pin P1.7/SCK/SDA/TXD_/A7 (UART, SPI, I2C)
9RST/T2EX_/CAP2_/A3/CPI/OMultiplex-I/O- & Peripherie-Pin RST/T2EX_/CAP2_/A3/CP (General)
10P3.1/TXD/PWM1_/SDA_I/OMultiplex-I/O- & Peripherie-Pin P3.1/TXD/PWM1_/SDA_ (UART, I2C, PWM)
11P3.0/RXD/PWM0_/SCL_I/OMultiplex-I/O- & Peripherie-Pin P3.0/RXD/PWM0_/SCL_ (UART, I2C, PWM)
12P1.1/CC2/T2EX/CAP2/A1I/OMultiplex-I/O- & Peripherie-Pin P1.1/CC2/T2EX/CAP2/A1 (General)
13P1.0/CC1/T2/CAP1/A0I/OMultiplex-I/O- & Peripherie-Pin P1.0/CC1/T2/CAP1/A0 (General)
14P3.3/INT1/PWM2_I/OMultiplex-I/O- & Peripherie-Pin P3.3/INT1/PWM2_ (PWM)
15P3.4/T0/PWM1I/OMultiplex-I/O- & Peripherie-Pin P3.4/T0/PWM1 (PWM)
16P3.5/T1/HVIOI/OMultiplex-I/O- & Peripherie-Pin P3.5/T1/HVIO (General)
17P3.6/DP/A8I/OMultiplex-I/O- & Peripherie-Pin P3.6/DP/A8 (General)
18P3.7/DM/A9I/OMultiplex-I/O- & Peripherie-Pin P3.7/DM/A9 (General)
19P1.3/A11/CMI/OMultiplex-I/O- & Peripherie-Pin P1.3/A11/CM (General)
20P1.2/INT0_/A10/COI/OMultiplex-I/O- & Peripherie-Pin P1.2/INT0_/A10/CO (General)
21GND/VSSGNDMasseanschluss (GND/VSS)
PIN 1 VDD12/VHV
Power
Versorgungsspannungseingang (VDD12/VHV — 3.3V / 5.0V Standard Logic)
Designhinweis: Primary positive power supply input (VDD12/VHV) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
IPC-7351B Lötdichte & Spannweite C/G/Z Konfigurator

Live-PDF-Datenblatt-Viewer & Technische Zeichnungen (6 Standardzeichnungen + 10 Extrahierte Abbildungen)

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PDF VIEWEROffizielles Datenblatt: CH543D (WCH · QFN-20(3x3))
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1. Reales 3D-GehäusemodellREPRESENTATIVE
CH543D (QFN-20(3x3)) - 1. Reales 3D-Gehäusemodell
Detaillierter 3D-VolumenkörperVergrößern ›
2. Standard-Pinbelegung (Draufsicht)CLEANROOM PINOUT
CH543D (QFN-20(3x3)) - 2. Standard-Pinbelegung (Draufsicht)
Konforme Pinanordnung (21 Pins)Vergrößern ›
3. Original-Datenblatt-PinoutPDF PINOUT
CH543D (QFN-20(3x3)) - 3. Original-Datenblatt-Pinout
Unbeschnittenes DatenblattdiagrammVergrößern ›
4. Gehäuseabmessungen (D×E×A)PACKAGE DIMENSIONS
CH543D (QFN-20(3x3)) - 4. Gehäuseabmessungen (D×E×A)
QFN-20(3x3) · 3.00×3.00mm · Raster 0.40mmVergrößern ›
5. Empfohlener PCB-FootprintLAND PATTERN
CH543D (QFN-20(3x3)) - 5. Empfohlener PCB-Footprint
IPC-7351B Land Pattern (21 Pads)Vergrößern ›
6. Typische ApplikationsschaltungSCHEMATIC
CH543D (QFN-20(3x3)) - 6. Typische Applikationsschaltung
Typical Application SchematicVergrößern ›
Originale Datenblatt-Pinouts & Technische Zeichnungen (10 Abb. · Seite 1/1)
Zeige 1–10 von 10 unbeschnittenen Originalzeichnungen für CH543
P73 · p73_fig01EXAKTES GEHÄUSE
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
P73 · p73_fig02EXAKTES GEHÄUSE
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
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P1 · p01_fig011736×915px
CH543D (QFN-20(3x3)) — 下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
P3 · p03_fig011971×2713px
CH543D (QFN-20(3x3)) — CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
P17 · p17_fig011757×1384px
CH543D (QFN-20(3x3)) — 在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
P22 · p22_fig011757×1455px
CH543D (QFN-20(3x3)) — CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
P26 · p26_fig011757×414px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig011757×1764px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig021757×804px
CH543D (QFN-20(3x3)) — 注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
P47 · p47_fig01P47
CH543D (QFN-20(3x3)) — Datasheet Page 47 (p47_fig01)
Datasheet Page 47 (p47_fig01)

Elektrische Spezifikationen & Bauteildetails (CH543D)

Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen (DE)
Standard-Elektronik- & Steckverbinderbauteil
Detaillierte Übersicht:CH543D (QFN-20(3x3)) ist ein 20-poliges Standard-Elektronik- & Steckverbinderbauteil mit den Gehäuseabmessungen 3.00 × 3.00 × 0.85 mm (Pin-Raster e = 0.50 mm). Ausgelegt für 1.8V ~ 5.5V (Theo Datasheet) Versorgungsspannung, -40°C ~ +85°C (Industrial Grade) Temperaturbereich und USB, UART, SPI, I2C, ADC, PWM Schnittstellen.
BetriebsversorgungsspannungV_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
100nF + 10µF X7R Stützkondensatoren < 2mm am Versorgungspin platzieren
UmgebungstemperaturbereichT_A
-40°C ~ +85°C (Industrial Grade)
Industrieller Temperaturbereich; T_J(max) = +125°C
Takt- & Funkfrequenzf_CLK / f_RF
48MHz
Aus offiziellen PDF-Datenblatttabellen extrahiert
Strom- & LeistungsdatenI_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
Maximal zulässigen Pin-Strom beachten
Gehäuseabmessungen (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
Gehäusefamilie: QFN (QFN-20(3x3))
Pinanzahl & RastermaßN / e
20 Pins | Pitch e = 0.50 mm (19.7 mil)
Nach IPC-7351B Mittenabstand C normalisiert
Integrierte BusschnittstellenBuses
USB, UART, SPI, I2C, ADC, PWM
4-Wege-Synchronisation (Symbol ↔ Pinout ↔ 2D ↔ 3D)
Lötprofil & FeuchteempfindlichkeitIPC / MSL
IPC-7351B Level B | J-STD-020 (Peak 260°C) | MSL-3
60% Pastenmasken-Segmentierung auf dem Thermal-Pad
Technischer Sicherheitshinweis: Vor der SMT-Bestückung die Pin-1-Markierung auf dem Bestückungsdruck prüfen.
Technischer Sicherheitshinweis: Thermal-Pad über Ø0.3mm Thermodurchkontaktierungen niederimpedant an die GND-Lage anbinden.

5-Punkte-Industriestandardprüfung

Automatische Geometrie- und Regelprüfung vor dem Dateiexport
5/5 BESTANDEN
IEEE-315 Symbol21 Pins automatisch nach Bussen gruppiert
OK
IPC-7351B Footprint21 Pads · Raster 0.40mm
OK
IPC-7525 60% LotpastenfensterEPAD 1.65×1.65mm Gitterteilung
OK
DFM-Fertigungsregeln (JLCPCB / PCBWay)Min. Pad-Abstand: 0.25mm
OK
3D STEP AP214 & GLBKoordinatenursprung deckungsgleich (0,0,0)
OK

Praxisverifikation & Ingenieurbewertungen

Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen
5.00 PCB Verified

Mechanische Abmessungen & Land Pattern (QFN-20(3x3))

Aus dem Datenblatt extrahiert & nach IPC-7351B normiert
mm
Gehäusekörper (D × E)Nominal
3.00 × 3.00 mm
Höhe (A) & Raster (e)IPC-7351B
A=0.85mm · e=0.40mm
Pad-Abmessungen (W × L)Level B
0.28 × 0.80 mm
Pins / Gesamt-PadsTopology
21P / 21Pad (QUAD_ROW)

Empfohlene Peripherie-BOM & Pin-kompatible Ersatztypen (Drop-in)

Passive Begleitbauteile gemäß Referenzschaltung sowie 1:1 pin-kompatible Alternativen
DFM READY
Bauteilbezeichner / Ersatz-MPNWert / GehäuseFunktion & PCB-Layout-Regel
N/A
BOM
Gemäß Applikationsschaltung
QFN-20(3x3)
Leiterbahnbreiten für Nennstrom dimensionieren und IPC-2221 Isolationsabstände einhalten.

Häufig gestellte technische Fragen (FAQ) — CH543D (QFN-20(3x3))

Schnellantworten zu Pinbelegung, IPC-7351B Land-Pattern-Abmessungen und CAD-Exportformaten
IPC-7351B / IEEE-315

Wie lautet die Pinbelegung (Pinout) und Versorgungsspannung des CH543D (QFN-20(3x3))?

Das Bauteil CH543D von WCH im QFN-20(3x3)-Gehäuse besitzt 21 Pins mit einem Rastermaß (Pitch) von 0.40 mm. Wichtige Pins: 1 (VDD12/VHV: Versorgungsspannungseingang (VDD12/VHV — 3.3V / 5.0V Standard Logic)), 2 (GND/VSS: Masseanschluss (GND/VSS)), 3 (VDD/V33: Versorgungsspannungseingang (VDD/V33 — 3.3V / 5.0V Standard Logic)), 4 (NC: No Connect (Leave Floating)), 5 (P3.2/INT0/A2: Multiplex-I/O- & Peripherie-Pin P3.2/INT0/A2 (General)), 6 (P1.5/MOSI/PWM0/A5: Multiplex-I/O- & Peripherie-Pin P1.5/MOSI/PWM0/A5 (SPI, PWM)).

Welche IPC-7351B Land-Pattern-Abmessungen hat der CH543D?

Gemäß Datenblatt und IPC-7351B (Density Level B Nominal) betragen die Gehäusemaße des CH543D (QFN-20(3x3)) 3.00 × 3.00 mm bei einem Pitch e = 0.40 mm und 21 Kupfer-Pads sowie einem zentralen Thermal Pad (EPAD) von 1.65 × 1.65 mm mit 60% Pastenfenster nach IPC-7525.

Wo können KiCad (.kicad_mod, .kicad_sym), Fusion 360 (.lbr) und 3D-STEP-Modelle für CH543D heruntergeladen werden?

Auf dieser Seite können Sie das vollständig verifizierte CAD-Bibliothekspaket für CH543D (WCH, QFN-20(3x3)) unter der Open-Hardware-Lizenz CERN-OHL-P-2.0 kostenlos herunterladen: KiCad 8 Footprint (.kicad_mod), Schaltplansymbol (.kicad_sym), Fusion 360 / Eagle (.lbr) und 3D STEP AP214 / WebGL GLB.

Statischer Referenzanhang: Pinbelegungstabelle (21 Pins) & CH543 VariantenStatische Tabelle aufklappen
Pin-Nr.SignalnameElektrischer TypFunktionsbeschreibung & Schaltungshinweise
1VDD12/VHVPower_InPositiver Versorgungseingang (VDD12/VHV) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V).
2GND/VSSGNDElektrischer 0V-Masserückführungsanschluss (GND/VSS) für Kernlogik, I/O-Treiber und Analogblöcke.
3VDD/V33Power_InPositiver Versorgungseingang (VDD/V33) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V).
4NCNo_ConnectNo Connect (Leave Floating)
5P3.2/INT0/A2Digital_IOSignalanschluss P3.2/INT0/A2 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.2/INT0/A2. Unterstützte Bus-Schnittstellen: General.
6P1.5/MOSI/PWM0/A5Digital_IOSignalanschluss P1.5/MOSI/PWM0/A5 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.5/MOSI/PWM0/A5. Unterstützte Bus-Schnittstellen: SPI, PWM.
7NCNo_ConnectNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7Digital_IOSignalanschluss P1.7/SCK/SDA/TXD_/A7 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.7/SCK/SDA/TXD_/A7. Unterstützte Bus-Schnittstellen: UART, SPI, I2C.
9RST/T2EX_/CAP2_/A3/CPDigital_IOSignalanschluss RST/T2EX_/CAP2_/A3/CP (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RST/T2EX_/CAP2_/A3/CP. Unterstützte Bus-Schnittstellen: General.
10P3.1/TXD/PWM1_/SDA_Digital_IOSignalanschluss P3.1/TXD/PWM1_/SDA_ (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.1/TXD/PWM1_/SDA_. Unterstützte Bus-Schnittstellen: UART, I2C, PWM.
11P3.0/RXD/PWM0_/SCL_Digital_IOSignalanschluss P3.0/RXD/PWM0_/SCL_ (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.0/RXD/PWM0_/SCL_. Unterstützte Bus-Schnittstellen: UART, I2C, PWM.
12P1.1/CC2/T2EX/CAP2/A1Digital_IOSignalanschluss P1.1/CC2/T2EX/CAP2/A1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.1/CC2/T2EX/CAP2/A1. Unterstützte Bus-Schnittstellen: General.
13P1.0/CC1/T2/CAP1/A0Digital_IOSignalanschluss P1.0/CC1/T2/CAP1/A0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.0/CC1/T2/CAP1/A0. Unterstützte Bus-Schnittstellen: General.
14P3.3/INT1/PWM2_Digital_IOSignalanschluss P3.3/INT1/PWM2_ (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.3/INT1/PWM2_. Unterstützte Bus-Schnittstellen: PWM.
15P3.4/T0/PWM1Digital_IOSignalanschluss P3.4/T0/PWM1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.4/T0/PWM1. Unterstützte Bus-Schnittstellen: PWM.
16P3.5/T1/HVIODigital_IOSignalanschluss P3.5/T1/HVIO (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.5/T1/HVIO. Unterstützte Bus-Schnittstellen: General.
17P3.6/DP/A8Digital_IOSignalanschluss P3.6/DP/A8 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.6/DP/A8. Unterstützte Bus-Schnittstellen: General.
18P3.7/DM/A9Digital_IOSignalanschluss P3.7/DM/A9 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P3.7/DM/A9. Unterstützte Bus-Schnittstellen: General.
19P1.3/A11/CMDigital_IOSignalanschluss P1.3/A11/CM (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.3/A11/CM. Unterstützte Bus-Schnittstellen: General.
20P1.2/INT0_/A10/CODigital_IOSignalanschluss P1.2/INT0_/A10/CO (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: P1.2/INT0_/A10/CO. Unterstützte Bus-Schnittstellen: General.
21GND/VSSGNDElektrischer 0V-Masserückführungsanschluss (GND/VSS) für Kernlogik, I/O-Treiber und Analogblöcke.
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