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CH543D (QFN-20(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH543D

WCHID: C5183760QFN-20(3x3) · 21 ピン · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · CH543D (QFN-20(3x3))1VDD12/VHV2GND/VSS3VDD/V334NC5P3.2/INT0/A26P1.5/MOSI/PW7NC8P1.7/SCK/SDA9RST/T2EX_/CA10P3.1/TXD/PWM11P3.0/RXD/PWM21GND/VSS20P1.2/INT0_/A19P1.3/A11/CM18P3.7/DM/A917P3.6/DP/A816P3.5/T1/HVIO15P3.4/T0/PWM114P3.3/INT1/PW13P1.0/CC1/T2/12P1.1/CC2/T2EGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.220.315.210.25.10-5.1-10.2-15.2-20.3mm
2. 2Dフットプリント
123456789101112131415161718192021E=3.00mm · Pitch e=0.40mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3Dモデル
パッケージ外形: 3.00mm × 3.00mm · ピッチ: 0.40mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (21/21)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1VDD12/VHVPower電源供給入力 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
2GND/VSSGNDグラウンド基準端子 (GND/VSS)
3VDD/V33Power電源供給入力 (VDD/V33 — 3.3V / 5.0V Standard Logic)
4NCNCNo Connect (Leave Floating)
5P3.2/INT0/A2I/OマルチプレクスI/O・ペリフェラル端子 P3.2/INT0/A2 (General)
6P1.5/MOSI/PWM0/A5I/OマルチプレクスI/O・ペリフェラル端子 P1.5/MOSI/PWM0/A5 (SPI, PWM)
7NCNCNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7I/OマルチプレクスI/O・ペリフェラル端子 P1.7/SCK/SDA/TXD_/A7 (UART, SPI, I2C)
9RST/T2EX_/CAP2_/A3/CPI/OマルチプレクスI/O・ペリフェラル端子 RST/T2EX_/CAP2_/A3/CP (General)
10P3.1/TXD/PWM1_/SDA_I/OマルチプレクスI/O・ペリフェラル端子 P3.1/TXD/PWM1_/SDA_ (UART, I2C, PWM)
11P3.0/RXD/PWM0_/SCL_I/OマルチプレクスI/O・ペリフェラル端子 P3.0/RXD/PWM0_/SCL_ (UART, I2C, PWM)
12P1.1/CC2/T2EX/CAP2/A1I/OマルチプレクスI/O・ペリフェラル端子 P1.1/CC2/T2EX/CAP2/A1 (General)
13P1.0/CC1/T2/CAP1/A0I/OマルチプレクスI/O・ペリフェラル端子 P1.0/CC1/T2/CAP1/A0 (General)
14P3.3/INT1/PWM2_I/OマルチプレクスI/O・ペリフェラル端子 P3.3/INT1/PWM2_ (PWM)
15P3.4/T0/PWM1I/OマルチプレクスI/O・ペリフェラル端子 P3.4/T0/PWM1 (PWM)
16P3.5/T1/HVIOI/OマルチプレクスI/O・ペリフェラル端子 P3.5/T1/HVIO (General)
17P3.6/DP/A8I/OマルチプレクスI/O・ペリフェラル端子 P3.6/DP/A8 (General)
18P3.7/DM/A9I/OマルチプレクスI/O・ペリフェラル端子 P3.7/DM/A9 (General)
19P1.3/A11/CMI/OマルチプレクスI/O・ペリフェラル端子 P1.3/A11/CM (General)
20P1.2/INT0_/A10/COI/OマルチプレクスI/O・ペリフェラル端子 P1.2/INT0_/A10/CO (General)
21GND/VSSGNDグラウンド基準端子 (GND/VSS)
PIN 1 VDD12/VHV
Power
電源供給入力 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
設計上の注意点: Primary positive power supply input (VDD12/VHV) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 10 抽出図面)

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PDF VIEWERメーカー公式データシート: CH543D (WCH · QFN-20(3x3))
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1. 実装3D外観モデルREPRESENTATIVE
CH543D (QFN-20(3x3)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
CH543D (QFN-20(3x3)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (21ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
CH543D (QFN-20(3x3)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
CH543D (QFN-20(3x3)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-20(3x3) · 3.00×3.00mm · ピッチ 0.40mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
CH543D (QFN-20(3x3)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (21 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
CH543D (QFN-20(3x3)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (10 点 · 1/1 ページ)
CH543 シリーズの切り抜きなし原本図面 10 点中 1–10 点目を表示
P73 · p73_fig01パッケージ完全一致
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
P73 · p73_fig02パッケージ完全一致
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
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P1 · p01_fig011736×915px
CH543D (QFN-20(3x3)) — 下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
P3 · p03_fig011971×2713px
CH543D (QFN-20(3x3)) — CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
P17 · p17_fig011757×1384px
CH543D (QFN-20(3x3)) — 在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
P22 · p22_fig011757×1455px
CH543D (QFN-20(3x3)) — CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
P26 · p26_fig011757×414px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig011757×1764px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig021757×804px
CH543D (QFN-20(3x3)) — 注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
P47 · p47_fig01P47
CH543D (QFN-20(3x3)) — Datasheet Page 47 (p47_fig01)
Datasheet Page 47 (p47_fig01)

電気仕様 & 部品詳細スペック (CH543D)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:CH543D (QFN-20(3x3)) は 20 ピンの標準電子部品・コネクタで、パッケージ外形は 3.00 × 3.00 × 0.85 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、USB, UART, SPI, I2C, ADC, PWM インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
48MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-20(3x3))
ピン数・リードピッチN / e
20 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
USB, UART, SPI, I2C, ADC, PWM
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル21 ピン自動バス分類
OK
IPC-7351B フットプリント21 パッド · ピッチ 0.40mm
OK
IPC-7525 60% はんだペースト開口EPAD 1.65×1.65mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (QFN-20(3x3))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
3.00 × 3.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.85mm · e=0.40mm
パッド寸法 (W × L)Level B
0.28 × 0.80 mm
ピン数 / 総パッド数Topology
21P / 21Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
QFN-20(3x3)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — CH543D (QFN-20(3x3))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

CH543D (QFN-20(3x3)) のピン配置 (Pinout) および電源電圧仕様は？

WCH 製 CH543D (QFN-20(3x3) パッケージ) は全 21 ピン構成で、ピンピッチは 0.40 mm です。主なピン：1 (VDD12/VHV: 電源供給入力 (VDD12/VHV — 3.3V / 5.0V Standard Logic)), 2 (GND/VSS: グラウンド基準端子 (GND/VSS)), 3 (VDD/V33: 電源供給入力 (VDD/V33 — 3.3V / 5.0V Standard Logic)), 4 (NC: No Connect (Leave Floating)), 5 (P3.2/INT0/A2: マルチプレクスI/O・ペリフェラル端子 P3.2/INT0/A2 (General)), 6 (P1.5/MOSI/PWM0/A5: マルチプレクスI/O・ペリフェラル端子 P1.5/MOSI/PWM0/A5 (SPI, PWM))。

CH543D の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、CH543D (QFN-20(3x3)) の本体外形は 3.00 × 3.00 mm、ピッチ e = 0.40 mm、合計 21 パッドで構成されています（中央放熱パッド EPAD 1.65 × 1.65 mm、IPC-7525 60% 開口ペーストマスク付き）。

CH543D の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CH543D (WCH, QFN-20(3x3)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (21 ピン) & CH543 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1VDD12/VHVPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD12/VHV、最大定格: 5.5V) です。
2GND/VSSGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND/VSS) です。
3VDD/V33Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD/V33、最大定格: 5.5V) です。
4NCNo_ConnectNo Connect (Leave Floating)
5P3.2/INT0/A2Digital_IO信号端子 P3.2/INT0/A2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.2/INT0/A2。対応バス/インターフェース: General。
6P1.5/MOSI/PWM0/A5Digital_IO信号端子 P1.5/MOSI/PWM0/A5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.5/MOSI/PWM0/A5。対応バス/インターフェース: SPI, PWM。
7NCNo_ConnectNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7Digital_IO信号端子 P1.7/SCK/SDA/TXD_/A7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.7/SCK/SDA/TXD_/A7。対応バス/インターフェース: UART, SPI, I2C。
9RST/T2EX_/CAP2_/A3/CPDigital_IO信号端子 RST/T2EX_/CAP2_/A3/CP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RST/T2EX_/CAP2_/A3/CP。対応バス/インターフェース: General。
10P3.1/TXD/PWM1_/SDA_Digital_IO信号端子 P3.1/TXD/PWM1_/SDA_（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.1/TXD/PWM1_/SDA_。対応バス/インターフェース: UART, I2C, PWM。
11P3.0/RXD/PWM0_/SCL_Digital_IO信号端子 P3.0/RXD/PWM0_/SCL_（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.0/RXD/PWM0_/SCL_。対応バス/インターフェース: UART, I2C, PWM。
12P1.1/CC2/T2EX/CAP2/A1Digital_IO信号端子 P1.1/CC2/T2EX/CAP2/A1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.1/CC2/T2EX/CAP2/A1。対応バス/インターフェース: General。
13P1.0/CC1/T2/CAP1/A0Digital_IO信号端子 P1.0/CC1/T2/CAP1/A0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.0/CC1/T2/CAP1/A0。対応バス/インターフェース: General。
14P3.3/INT1/PWM2_Digital_IO信号端子 P3.3/INT1/PWM2_（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.3/INT1/PWM2_。対応バス/インターフェース: PWM。
15P3.4/T0/PWM1Digital_IO信号端子 P3.4/T0/PWM1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.4/T0/PWM1。対応バス/インターフェース: PWM。
16P3.5/T1/HVIODigital_IO信号端子 P3.5/T1/HVIO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.5/T1/HVIO。対応バス/インターフェース: General。
17P3.6/DP/A8Digital_IO信号端子 P3.6/DP/A8（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.6/DP/A8。対応バス/インターフェース: General。
18P3.7/DM/A9Digital_IO信号端子 P3.7/DM/A9（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P3.7/DM/A9。対応バス/インターフェース: General。
19P1.3/A11/CMDigital_IO信号端子 P1.3/A11/CM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.3/A11/CM。対応バス/インターフェース: General。
20P1.2/INT0_/A10/CODigital_IO信号端子 P1.2/INT0_/A10/CO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: P1.2/INT0_/A10/CO。対応バス/インターフェース: General。
21GND/VSSGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND/VSS) です。
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