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CH342F (QFN-24-EP(4x4)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH342F

WCHID: C2841530QFN-24-EP(4x4) · 25 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · CH342F (QFN-24-EP(4x4))1RI02GND3UD+4UD -5VIO6V37VDD58VBUS9RST10CTS111RTS112RXD113TXD125EP24DCD023DTR022DSR021TXD020GND19RTS018CTS017RI116DCD115DTR114DSR1Grid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.222.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9mm
2. 2Dフットプリント
12345678910111213141516171819202122232425E=4.00mm · Pitch e=0.50mmD=4.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3Dモデル
パッケージ外形: 4.00mm × 4.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (25/25)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1RI0I/OマルチプレクスI/O・ペリフェラル端子 RI0 (General)
2GNDGNDグラウンド基準端子 (GND)
3UD+I/OマルチプレクスI/O・ペリフェラル端子 UD+ (USB)
4UD -I/OマルチプレクスI/O・ペリフェラル端子 UD - (General)
5VIOI/OマルチプレクスI/O・ペリフェラル端子 VIO (General)
6V3Power安定化電源出力 (V3 — 3.3V / 5.0V Standard Logic)
7VDD5Power電源供給入力 (VDD5 — 3.3V / 5.0V Standard Logic)
8VBUSPower電源供給入力 (VBUS — 3.3V / 5.0V Standard Logic)
9RSTI/OマルチプレクスI/O・ペリフェラル端子 RST (General)
10CTS1I/OマルチプレクスI/O・ペリフェラル端子 CTS1 (UART)
11RTS1I/OマルチプレクスI/O・ペリフェラル端子 RTS1 (UART)
12RXD1I/OマルチプレクスI/O・ペリフェラル端子 RXD1 (UART)
13TXD1I/OマルチプレクスI/O・ペリフェラル端子 TXD1 (UART)
14DSR1I/OマルチプレクスI/O・ペリフェラル端子 DSR1 (UART)
15DTR1I/OマルチプレクスI/O・ペリフェラル端子 DTR1 (UART)
16DCD1I/OマルチプレクスI/O・ペリフェラル端子 DCD1 (General)
17RI1I/OマルチプレクスI/O・ペリフェラル端子 RI1 (General)
18CTS0I/OマルチプレクスI/O・ペリフェラル端子 CTS0 (UART)
19RTS0I/OマルチプレクスI/O・ペリフェラル端子 RTS0 (UART)
20GNDGNDグラウンド基準端子 (GND)
21TXD0I/OマルチプレクスI/O・ペリフェラル端子 TXD0 (UART)
22DSR0I/OマルチプレクスI/O・ペリフェラル端子 DSR0 (UART)
23DTR0I/OマルチプレクスI/O・ペリフェラル端子 DTR0 (UART)
24DCD0I/OマルチプレクスI/O・ペリフェラル端子 DCD0 (General)
25EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 RI0
I/O
マルチプレクスI/O・ペリフェラル端子 RI0 (General)
設計上の注意点: Signal terminal RI0 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: RI0. Supported peripheral buses: General.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 8 抽出図面)

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PDF VIEWERメーカー公式データシート: CH342F (WCH · QFN-24-EP(4x4))
下の埋め込み PDF ビューア内でスクロールやキーワード検索 (Ctrl+F) が可能です
1. 実装3D外観モデルREPRESENTATIVE
CH342F (QFN-24-EP(4x4)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
CH342F (QFN-24-EP(4x4)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (25ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
CH342F (QFN-24-EP(4x4)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
CH342F (QFN-24-EP(4x4)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-24-EP(4x4) · 4.00×4.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
CH342F (QFN-24-EP(4x4)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (25 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
CH342F (QFN-24-EP(4x4)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (8 点 · 1/1 ページ)
CH342 シリーズの切り抜きなし原本図面 8 点中 1–8 点目を表示
P2 · p02_fig01パッケージ完全一致
CH342F (QFN-24-EP(4x4)) — Package Width of Plastic Pitch of Pin Instruction of Package Ordering Information
Package Width of Plastic Pitch of Pin Instruction of Package Ordering Information
P1 · p01_fig011618×506px
CH342F (QFN-24-EP(4x4)) — 2. Features
2. Features
P2 · p02_fig01P2
CH342F (QFN-24-EP(4x4)) — Datasheet Page 2 (p02_fig01)
Datasheet Page 2 (p02_fig01)
P9 · p09_fig01809×985px
CH342F (QFN-24-EP(4x4)) — CH342 Datasheet 9
CH342 Datasheet 9
P10 · p10_fig01899×663px
CH342F (QFN-24-EP(4x4)) — CH342 Datasheet 10
CH342 Datasheet 10
P10 · p10_fig021094×261px
CH342F (QFN-24-EP(4x4)) — 7.3. USB to dual RS485 UART (Figure below)
7.3. USB to dual RS485 UART (Figure below)
P10 · p10_fig03586×608px
CH342F (QFN-24-EP(4x4)) — vou RADE THD VDD THDA Pray GND —RIS8 4 Boot 22 U6 NCU REDL vou THD Tabd RED VDD RTSi ae aria _ #tet SFIO GND — GTR aria tt Ur NCuUZ
vou RADE THD VDD THDA Pray GND —RIS8 4 Boot 22 U6 NCU REDL vou THD Tabd RED VDD RTSi ae aria _ #tet SFIO GND — GTR aria tt Ur NCuUZ
P10 · p10_fig01P10
CH342F (QFN-24-EP(4x4)) — Datasheet Page 10 (p10_fig01)
Datasheet Page 10 (p10_fig01)

電気仕様 & 部品詳細スペック (CH342F)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:CH342F (QFN-24-EP(4x4)) は 24 ピンの標準電子部品・コネクタで、パッケージ外形は 4.00 × 4.00 × 1.00 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、USB, UART インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
4.00 × 4.00 × 1.00 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-24-EP(4x4))
ピン数・リードピッチN / e
24 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
USB, UART
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル25 ピン自動バス分類
OK
IPC-7351B フットプリント25 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 2.56×2.56mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (QFN-24-EP(4x4))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
4.00 × 4.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=1.00mm · e=0.50mm
パッド寸法 (W × L)Level B
0.28 × 0.80 mm
ピン数 / 総パッド数Topology
25P / 25Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
QFN-24-EP(4x4)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — CH342F (QFN-24-EP(4x4))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

CH342F (QFN-24-EP(4x4)) のピン配置 (Pinout) および電源電圧仕様は？

WCH 製 CH342F (QFN-24-EP(4x4) パッケージ) は全 25 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (RI0: マルチプレクスI/O・ペリフェラル端子 RI0 (General)), 2 (GND: グラウンド基準端子 (GND)), 3 (UD+: マルチプレクスI/O・ペリフェラル端子 UD+ (USB)), 4 (UD -: マルチプレクスI/O・ペリフェラル端子 UD - (General)), 5 (VIO: マルチプレクスI/O・ペリフェラル端子 VIO (General)), 6 (V3: 安定化電源出力 (V3 — 3.3V / 5.0V Standard Logic))。

CH342F の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、CH342F (QFN-24-EP(4x4)) の本体外形は 4.00 × 4.00 mm、ピッチ e = 0.50 mm、合計 25 パッドで構成されています（中央放熱パッド EPAD 2.56 × 2.56 mm、IPC-7525 60% 開口ペーストマスク付き）。

CH342F の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CH342F (WCH, QFN-24-EP(4x4)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (25 ピン) & CH342 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1RI0Digital_IO信号端子 RI0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RI0。対応バス/インターフェース: General。
2GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
3UD+Digital_IO信号端子 UD+（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: UD+。対応バス/インターフェース: USB。
4UD -Digital_IO信号端子 UD -（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: UD -。対応バス/インターフェース: General。
5VIODigital_IO信号端子 VIO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VIO。対応バス/インターフェース: General。
6V3Power_Out3.3V / 5.0V Standard Logic 電源ドメインで動作する安定化出力端子 (V3、最大定格: 5.5V) です。
7VDD5Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD5、最大定格: 5.5V) です。
8VBUSPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VBUS、最大定格: 5.5V) です。
9RSTDigital_IO信号端子 RST（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RST。対応バス/インターフェース: General。
10CTS1Digital_IO信号端子 CTS1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CTS1。対応バス/インターフェース: UART。
11RTS1Digital_IO信号端子 RTS1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RTS1。対応バス/インターフェース: UART。
12RXD1Digital_IO信号端子 RXD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXD1。対応バス/インターフェース: UART。
13TXD1Digital_IO信号端子 TXD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD1。対応バス/インターフェース: UART。
14DSR1Digital_IO信号端子 DSR1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DSR1。対応バス/インターフェース: UART。
15DTR1Digital_IO信号端子 DTR1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DTR1。対応バス/インターフェース: UART。
16DCD1Digital_IO信号端子 DCD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DCD1。対応バス/インターフェース: General。
17RI1Digital_IO信号端子 RI1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RI1。対応バス/インターフェース: General。
18CTS0Digital_IO信号端子 CTS0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CTS0。対応バス/インターフェース: UART。
19RTS0Digital_IO信号端子 RTS0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RTS0。対応バス/インターフェース: UART。
20GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
21TXD0Digital_IO信号端子 TXD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD0。対応バス/インターフェース: UART。
22DSR0Digital_IO信号端子 DSR0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DSR0。対応バス/インターフェース: UART。
23DTR0Digital_IO信号端子 DTR0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DTR0。対応バス/インターフェース: UART。
24DCD0Digital_IO信号端子 DCD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DCD0。対応バス/インターフェース: General。
25EPGNDパッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
探索部品パッケージメーカーアップロード