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CH342F (QFN-24-EP(4x4)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH342F

WCHID: C2841530QFN-24-EP(4x4) · 25 Pins · Pitch 0.50mmIPC-7351B Verified5.0 (0)
SYNCHRONISIERTER 4D-CROSS-PROBE-MODUSKlicken oder berühren Sie einen Pin, um ihn zeitgleich in Symbol, Footprint und 3D hervorzuheben
1. SCHALTPLANSYMBOL
U1 · CH342F (QFN-24-EP(4x4))1RI02GND3UD+4UD -5VIO6V37VDD58VBUS9RST10CTS111RTS112RXD113TXD125EP24DCD023DTR022DSR021TXD020GND19RTS018CTS017RI116DCD115DTR114DSR1Grid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.222.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9mm
2. 2D-FOOTPRINT
12345678910111213141516171819202122232425E=4.00mm · Pitch e=0.50mmD=4.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3D-MODELL
Gehäusekörper: 4.00mm × 4.00mm · Raster: 0.50mm · Linealschritt: 1.00mmSynchronisiert <100ms

Synchronisierte Pinbelegung (Symbol / 2D / 3D) (25/25)

Klicken oder berühren Sie einen Pin, um ihn zeitgleich in Symbol, Footprint und 3D hervorzuheben
PinSymbolTypFunktionsbeschreibung (DE)
1RI0I/OMultiplex-I/O- & Peripherie-Pin RI0 (General)
2GNDGNDMasseanschluss (GND)
3UD+I/OMultiplex-I/O- & Peripherie-Pin UD+ (USB)
4UD -I/OMultiplex-I/O- & Peripherie-Pin UD - (General)
5VIOI/OMultiplex-I/O- & Peripherie-Pin VIO (General)
6V3PowerGeregelter Spannungsausgang (V3 — 3.3V / 5.0V Standard Logic)
7VDD5PowerVersorgungsspannungseingang (VDD5 — 3.3V / 5.0V Standard Logic)
8VBUSPowerVersorgungsspannungseingang (VBUS — 3.3V / 5.0V Standard Logic)
9RSTI/OMultiplex-I/O- & Peripherie-Pin RST (General)
10CTS1I/OMultiplex-I/O- & Peripherie-Pin CTS1 (UART)
11RTS1I/OMultiplex-I/O- & Peripherie-Pin RTS1 (UART)
12RXD1I/OMultiplex-I/O- & Peripherie-Pin RXD1 (UART)
13TXD1I/OMultiplex-I/O- & Peripherie-Pin TXD1 (UART)
14DSR1I/OMultiplex-I/O- & Peripherie-Pin DSR1 (UART)
15DTR1I/OMultiplex-I/O- & Peripherie-Pin DTR1 (UART)
16DCD1I/OMultiplex-I/O- & Peripherie-Pin DCD1 (General)
17RI1I/OMultiplex-I/O- & Peripherie-Pin RI1 (General)
18CTS0I/OMultiplex-I/O- & Peripherie-Pin CTS0 (UART)
19RTS0I/OMultiplex-I/O- & Peripherie-Pin RTS0 (UART)
20GNDGNDMasseanschluss (GND)
21TXD0I/OMultiplex-I/O- & Peripherie-Pin TXD0 (UART)
22DSR0I/OMultiplex-I/O- & Peripherie-Pin DSR0 (UART)
23DTR0I/OMultiplex-I/O- & Peripherie-Pin DTR0 (UART)
24DCD0I/OMultiplex-I/O- & Peripherie-Pin DCD0 (General)
25EPGNDFreiliegendes Thermal- & Masse-Pad (EP)
PIN 1 RI0
I/O
Multiplex-I/O- & Peripherie-Pin RI0 (General)
Designhinweis: Signal terminal RI0 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: RI0. Supported peripheral buses: General.
IPC-7351B Lötdichte & Spannweite C/G/Z Konfigurator

Live-PDF-Datenblatt-Viewer & Technische Zeichnungen (6 Standardzeichnungen + 8 Extrahierte Abbildungen)

Original-Datenblatt direkt im Browser lesen oder Zeichnungen im Vollbildmodus vergrößern
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PDF VIEWEROffizielles Datenblatt: CH342F (WCH · QFN-24-EP(4x4))
Im eingebetteten PDF-Viewer unten scrollen, suchen (Strg+F) oder vergrößern
1. Reales 3D-GehäusemodellREPRESENTATIVE
CH342F (QFN-24-EP(4x4)) - 1. Reales 3D-Gehäusemodell
Detaillierter 3D-VolumenkörperVergrößern ›
2. Standard-Pinbelegung (Draufsicht)CLEANROOM PINOUT
CH342F (QFN-24-EP(4x4)) - 2. Standard-Pinbelegung (Draufsicht)
Konforme Pinanordnung (25 Pins)Vergrößern ›
3. Original-Datenblatt-PinoutPDF PINOUT
CH342F (QFN-24-EP(4x4)) - 3. Original-Datenblatt-Pinout
Unbeschnittenes DatenblattdiagrammVergrößern ›
4. Gehäuseabmessungen (D×E×A)PACKAGE DIMENSIONS
CH342F (QFN-24-EP(4x4)) - 4. Gehäuseabmessungen (D×E×A)
QFN-24-EP(4x4) · 4.00×4.00mm · Raster 0.50mmVergrößern ›
5. Empfohlener PCB-FootprintLAND PATTERN
CH342F (QFN-24-EP(4x4)) - 5. Empfohlener PCB-Footprint
IPC-7351B Land Pattern (25 Pads)Vergrößern ›
6. Typische ApplikationsschaltungSCHEMATIC
CH342F (QFN-24-EP(4x4)) - 6. Typische Applikationsschaltung
Typical Application SchematicVergrößern ›
Originale Datenblatt-Pinouts & Technische Zeichnungen (8 Abb. · Seite 1/1)
Zeige 1–8 von 8 unbeschnittenen Originalzeichnungen für CH342
P2 · p02_fig01EXAKTES GEHÄUSE
CH342F (QFN-24-EP(4x4)) — Package Width of Plastic Pitch of Pin Instruction of Package Ordering Information
Package Width of Plastic Pitch of Pin Instruction of Package Ordering Information
P1 · p01_fig011618×506px
CH342F (QFN-24-EP(4x4)) — 2. Features
2. Features
P2 · p02_fig01P2
CH342F (QFN-24-EP(4x4)) — Datasheet Page 2 (p02_fig01)
Datasheet Page 2 (p02_fig01)
P9 · p09_fig01809×985px
CH342F (QFN-24-EP(4x4)) — CH342 Datasheet 9
CH342 Datasheet 9
P10 · p10_fig01899×663px
CH342F (QFN-24-EP(4x4)) — CH342 Datasheet 10
CH342 Datasheet 10
P10 · p10_fig021094×261px
CH342F (QFN-24-EP(4x4)) — 7.3. USB to dual RS485 UART (Figure below)
7.3. USB to dual RS485 UART (Figure below)
P10 · p10_fig03586×608px
CH342F (QFN-24-EP(4x4)) — vou RADE THD VDD THDA Pray GND —RIS8 4 Boot 22 U6 NCU REDL vou THD Tabd RED VDD RTSi ae aria _ #tet SFIO GND — GTR aria tt Ur NCuUZ
vou RADE THD VDD THDA Pray GND —RIS8 4 Boot 22 U6 NCU REDL vou THD Tabd RED VDD RTSi ae aria _ #tet SFIO GND — GTR aria tt Ur NCuUZ
P10 · p10_fig01P10
CH342F (QFN-24-EP(4x4)) — Datasheet Page 10 (p10_fig01)
Datasheet Page 10 (p10_fig01)

Elektrische Spezifikationen & Bauteildetails (CH342F)

Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen (DE)
Standard-Elektronik- & Steckverbinderbauteil
Detaillierte Übersicht:CH342F (QFN-24-EP(4x4)) ist ein 24-poliges Standard-Elektronik- & Steckverbinderbauteil mit den Gehäuseabmessungen 4.00 × 4.00 × 1.00 mm (Pin-Raster e = 0.50 mm). Ausgelegt für 1.8V ~ 5.5V (Theo Datasheet) Versorgungsspannung, -40°C ~ +85°C (Industrial Grade) Temperaturbereich und USB, UART Schnittstellen.
BetriebsversorgungsspannungV_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
100nF + 10µF X7R Stützkondensatoren < 2mm am Versorgungspin platzieren
UmgebungstemperaturbereichT_A
-40°C ~ +85°C (Industrial Grade)
Industrieller Temperaturbereich; T_J(max) = +125°C
Takt- & Funkfrequenzf_CLK / f_RF
DC / Broadband Passive
Aus offiziellen PDF-Datenblatttabellen extrahiert
Strom- & LeistungsdatenI_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
Maximal zulässigen Pin-Strom beachten
Gehäuseabmessungen (D × E × A)D × E × A
4.00 × 4.00 × 1.00 mm (A1=0.03 mm)
Gehäusefamilie: QFN (QFN-24-EP(4x4))
Pinanzahl & RastermaßN / e
24 Pins | Pitch e = 0.50 mm (19.7 mil)
Nach IPC-7351B Mittenabstand C normalisiert
Integrierte BusschnittstellenBuses
USB, UART
4-Wege-Synchronisation (Symbol ↔ Pinout ↔ 2D ↔ 3D)
Lötprofil & FeuchteempfindlichkeitIPC / MSL
IPC-7351B Level B | J-STD-020 (Peak 260°C) | MSL-3
60% Pastenmasken-Segmentierung auf dem Thermal-Pad
Technischer Sicherheitshinweis: Vor der SMT-Bestückung die Pin-1-Markierung auf dem Bestückungsdruck prüfen.
Technischer Sicherheitshinweis: Thermal-Pad über Ø0.3mm Thermodurchkontaktierungen niederimpedant an die GND-Lage anbinden.

5-Punkte-Industriestandardprüfung

Automatische Geometrie- und Regelprüfung vor dem Dateiexport
5/5 BESTANDEN
IEEE-315 Symbol25 Pins automatisch nach Bussen gruppiert
OK
IPC-7351B Footprint25 Pads · Raster 0.50mm
OK
IPC-7525 60% LotpastenfensterEPAD 2.56×2.56mm Gitterteilung
OK
DFM-Fertigungsregeln (JLCPCB / PCBWay)Min. Pad-Abstand: 0.25mm
OK
3D STEP AP214 & GLBKoordinatenursprung deckungsgleich (0,0,0)
OK

Praxisverifikation & Ingenieurbewertungen

Automatisch aus dem Datenblatt extrahierte Funktionsbeschreibung, Abmessungen, Betriebsspannungsbereich und Schnittstellen
5.00 PCB Verified

Mechanische Abmessungen & Land Pattern (QFN-24-EP(4x4))

Aus dem Datenblatt extrahiert & nach IPC-7351B normiert
mm
Gehäusekörper (D × E)Nominal
4.00 × 4.00 mm
Höhe (A) & Raster (e)IPC-7351B
A=1.00mm · e=0.50mm
Pad-Abmessungen (W × L)Level B
0.28 × 0.80 mm
Pins / Gesamt-PadsTopology
25P / 25Pad (QUAD_ROW)

Empfohlene Peripherie-BOM & Pin-kompatible Ersatztypen (Drop-in)

Passive Begleitbauteile gemäß Referenzschaltung sowie 1:1 pin-kompatible Alternativen
DFM READY
Bauteilbezeichner / Ersatz-MPNWert / GehäuseFunktion & PCB-Layout-Regel
N/A
BOM
Gemäß Applikationsschaltung
QFN-24-EP(4x4)
Leiterbahnbreiten für Nennstrom dimensionieren und IPC-2221 Isolationsabstände einhalten.

Häufig gestellte technische Fragen (FAQ) — CH342F (QFN-24-EP(4x4))

Schnellantworten zu Pinbelegung, IPC-7351B Land-Pattern-Abmessungen und CAD-Exportformaten
IPC-7351B / IEEE-315

Wie lautet die Pinbelegung (Pinout) und Versorgungsspannung des CH342F (QFN-24-EP(4x4))?

Das Bauteil CH342F von WCH im QFN-24-EP(4x4)-Gehäuse besitzt 25 Pins mit einem Rastermaß (Pitch) von 0.50 mm. Wichtige Pins: 1 (RI0: Multiplex-I/O- & Peripherie-Pin RI0 (General)), 2 (GND: Masseanschluss (GND)), 3 (UD+: Multiplex-I/O- & Peripherie-Pin UD+ (USB)), 4 (UD -: Multiplex-I/O- & Peripherie-Pin UD - (General)), 5 (VIO: Multiplex-I/O- & Peripherie-Pin VIO (General)), 6 (V3: Geregelter Spannungsausgang (V3 — 3.3V / 5.0V Standard Logic)).

Welche IPC-7351B Land-Pattern-Abmessungen hat der CH342F?

Gemäß Datenblatt und IPC-7351B (Density Level B Nominal) betragen die Gehäusemaße des CH342F (QFN-24-EP(4x4)) 4.00 × 4.00 mm bei einem Pitch e = 0.50 mm und 25 Kupfer-Pads sowie einem zentralen Thermal Pad (EPAD) von 2.56 × 2.56 mm mit 60% Pastenfenster nach IPC-7525.

Wo können KiCad (.kicad_mod, .kicad_sym), Fusion 360 (.lbr) und 3D-STEP-Modelle für CH342F heruntergeladen werden?

Auf dieser Seite können Sie das vollständig verifizierte CAD-Bibliothekspaket für CH342F (WCH, QFN-24-EP(4x4)) unter der Open-Hardware-Lizenz CERN-OHL-P-2.0 kostenlos herunterladen: KiCad 8 Footprint (.kicad_mod), Schaltplansymbol (.kicad_sym), Fusion 360 / Eagle (.lbr) und 3D STEP AP214 / WebGL GLB.

Statischer Referenzanhang: Pinbelegungstabelle (25 Pins) & CH342 VariantenStatische Tabelle aufklappen
Pin-Nr.SignalnameElektrischer TypFunktionsbeschreibung & Schaltungshinweise
1RI0Digital_IOSignalanschluss RI0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RI0. Unterstützte Bus-Schnittstellen: General.
2GNDGNDElektrischer 0V-Masserückführungsanschluss (GND) für Kernlogik, I/O-Treiber und Analogblöcke.
3UD+Digital_IOSignalanschluss UD+ (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: UD+. Unterstützte Bus-Schnittstellen: USB.
4UD -Digital_IOSignalanschluss UD - (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: UD -. Unterstützte Bus-Schnittstellen: General.
5VIODigital_IOSignalanschluss VIO (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: VIO. Unterstützte Bus-Schnittstellen: General.
6V3Power_OutGeregelter Leistungsausgang (V3) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V).
7VDD5Power_InPositiver Versorgungseingang (VDD5) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V).
8VBUSPower_InPositiver Versorgungseingang (VBUS) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V).
9RSTDigital_IOSignalanschluss RST (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RST. Unterstützte Bus-Schnittstellen: General.
10CTS1Digital_IOSignalanschluss CTS1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: CTS1. Unterstützte Bus-Schnittstellen: UART.
11RTS1Digital_IOSignalanschluss RTS1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RTS1. Unterstützte Bus-Schnittstellen: UART.
12RXD1Digital_IOSignalanschluss RXD1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RXD1. Unterstützte Bus-Schnittstellen: UART.
13TXD1Digital_IOSignalanschluss TXD1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: TXD1. Unterstützte Bus-Schnittstellen: UART.
14DSR1Digital_IOSignalanschluss DSR1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DSR1. Unterstützte Bus-Schnittstellen: UART.
15DTR1Digital_IOSignalanschluss DTR1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DTR1. Unterstützte Bus-Schnittstellen: UART.
16DCD1Digital_IOSignalanschluss DCD1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DCD1. Unterstützte Bus-Schnittstellen: General.
17RI1Digital_IOSignalanschluss RI1 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RI1. Unterstützte Bus-Schnittstellen: General.
18CTS0Digital_IOSignalanschluss CTS0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: CTS0. Unterstützte Bus-Schnittstellen: UART.
19RTS0Digital_IOSignalanschluss RTS0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: RTS0. Unterstützte Bus-Schnittstellen: UART.
20GNDGNDElektrischer 0V-Masserückführungsanschluss (GND) für Kernlogik, I/O-Treiber und Analogblöcke.
21TXD0Digital_IOSignalanschluss TXD0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: TXD0. Unterstützte Bus-Schnittstellen: UART.
22DSR0Digital_IOSignalanschluss DSR0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DSR0. Unterstützte Bus-Schnittstellen: UART.
23DTR0Digital_IOSignalanschluss DTR0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DTR0. Unterstützte Bus-Schnittstellen: UART.
24DCD0Digital_IOSignalanschluss DCD0 (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DCD0. Unterstützte Bus-Schnittstellen: General.
25EPGNDFreiliegendes Boden-Wärmeleitpad (EP) zur primären Wärmeableitung in die Leiterplatte sowie als niederinduktiver 0V-Masserückleiter.
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