SY89853UMG (QFN-32-EP(5x5)) — 回路図シンボル、IPC-7351B フットプリント & 3D STEP モデル

Q: SY89853UMG (QFN-32-EP(5x5)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 SY89853UMG (QFN-32-EP(5x5) パッケージ) は全 33 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (INB0: マルチプレクスI/O・ペリフェラル端子 INB0 (General)), 2 (VTB0: マルチプレクスI/O・ペリフェラル端子 VTB0 (General)), 3 (VREF-ACB0: マルチプレクスI/O・ペリフェラル端子 VREF-ACB0 (General)), 4 (#INB0: マルチプレクスI/O・ペリフェラル端子 #INB0 (General)), 5 (INB1: マルチプレクスI/O・ペリフェラル端子 INB1 (General)), 6 (VTB1: マルチプレクスI/O・ペリフェラル端子 VTB1 (General))。

Q: SY89853UMG の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、SY89853UMG (QFN-32-EP(5x5)) の本体外形は 5.00 × 5.00 mm、ピッチ e = 0.50 mm、合計 33 パッドで構成されています（中央放熱パッド EPAD 3.50 × 3.50 mm、IPC-7525 60% 開口ペーストマスク付き）。

Q: SY89853UMG の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの SY89853UMG (MICROCHIP, QFN-32-EP(5x5)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

1. シンボル

2. 2Dフットプリント

3. 3Dモデル

パッケージ外形: 5.00mm × 5.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (33/33)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます

ピン	記号	種別	機能説明 (JA)
1	INB0	I/O	マルチプレクスI/O・ペリフェラル端子 INB0 (General)
2	VTB0	I/O	マルチプレクスI/O・ペリフェラル端子 VTB0 (General)
3	VREF-ACB0	Analog	マルチプレクスI/O・ペリフェラル端子 VREF-ACB0 (General)
4	#INB0	I/O	マルチプレクスI/O・ペリフェラル端子 #INB0 (General)
5	INB1	I/O	マルチプレクスI/O・ペリフェラル端子 INB1 (General)
6	VTB1	I/O	マルチプレクスI/O・ペリフェラル端子 VTB1 (General)
7	VREF-ACB1	Analog	マルチプレクスI/O・ペリフェラル端子 VREF-ACB1 (General)
8	#INB1	I/O	マルチプレクスI/O・ペリフェラル端子 #INB1 (General)
9	GND	GND	グラウンド基準端子 (GND)
10	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
11	#QB	I/O	マルチプレクスI/O・ペリフェラル端子 #QB (General)
12	QB	I/O	マルチプレクスI/O・ペリフェラル端子 QB (General)
13	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
14	NC	I/O	マルチプレクスI/O・ペリフェラル端子 NC (General)
15	SELB	I/O	マルチプレクスI/O・ペリフェラル端子 SELB (General)
16	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
17	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
18	SELA	I/O	マルチプレクスI/O・ペリフェラル端子 SELA (General)
19	NC	I/O	マルチプレクスI/O・ペリフェラル端子 NC (General)
20	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
21	#QA	I/O	マルチプレクスI/O・ペリフェラル端子 #QA (General)
22	QA	I/O	マルチプレクスI/O・ペリフェラル端子 QA (General)
23	VCC	Power	電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
24	GND	GND	グラウンド基準端子 (GND)
25	INA0	I/O	マルチプレクスI/O・ペリフェラル端子 INA0 (General)
26	VTA0	I/O	マルチプレクスI/O・ペリフェラル端子 VTA0 (General)
27	VREF-ACA0	Analog	マルチプレクスI/O・ペリフェラル端子 VREF-ACA0 (General)
28	#INA0	I/O	マルチプレクスI/O・ペリフェラル端子 #INA0 (General)
29	INA1	I/O	マルチプレクスI/O・ペリフェラル端子 INA1 (General)
30	VTA1	I/O	マルチプレクスI/O・ペリフェラル端子 VTA1 (General)
31	VREF-ACA1	Analog	マルチプレクスI/O・ペリフェラル端子 VREF-ACA1 (General)
32	#INA1	I/O	マルチプレクスI/O・ペリフェラル端子 #INA1 (General)
33	EP	GND	露出サーマルパッド・グラウンド (EP)

PIN 1 INB0

I/O

マルチプレクスI/O・ペリフェラル端子 INB0 (General)

設計上の注意点: Signal terminal INB0 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: INB0. Supported peripheral buses: General.

IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

抽出図面ギャラリー (6 標準図面 + 9 抽出図面)

原本PDFを直接閲覧、または図面をクリックして全画面拡大

1. 実装3D外観モデルREPRESENTATIVE

SY89853UMG (QFN-32-EP(5x5)) - 1. 実装3D外観モデル

高精度3Dソリッドモデル拡大 ›

2. 標準ピン配置図 (上面)CLEANROOM PINOUT

SY89853UMG (QFN-32-EP(5x5)) - 2. 標準ピン配置図 (上面)

パッケージ正規ピン配置 (33ピン)拡大 ›

3. 原本データシートピン図PDF PINOUT

SY89853UMG (QFN-32-EP(5x5)) - 3. 原本データシートピン図

無トリミングピン配置図拡大 ›

4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS

SY89853UMG (QFN-32-EP(5x5)) - 4. パッケージ外形寸法図 (D×E×A)

QFN-32-EP(5x5) · 5.00×5.00mm · ピッチ 0.50mm拡大 ›

5. 推奨PCBフットプリントLAND PATTERN

SY89853UMG (QFN-32-EP(5x5)) - 5. 推奨PCBフットプリント

IPC-7351B パッド (33 Pads)拡大 ›

6. アプリケーション参考回路SCHEMATIC

SY89853UMG (QFN-32-EP(5x5)) - 6. アプリケーション参考回路

Typical Application Schematic拡大 ›

PDF データシート原本ピン配置・技術図面ライブラリ (9 点 · 1/1 ページ)

SY89853 シリーズの切り抜きなし原本図面 9 点中 1–9 点目を表示

P1 · p01_fig01719×147px

General Description

P2 · p02_fig01763×523px

Functional Block Diagram

P2 · p02_fig02763×523px

INBO 500 ose 500 dc ¢ /INBO QB VREF-ACBO <¢—— [|S 10 INB1 500 wit TS) 500 d od ANB VREF-ACB1 <#— SELB (CMOS/TTL)

P3 · p03_fig01591×579px

32-Pin QFN

P3 · p03_fig01P3

Datasheet Page 3 (p03_fig01)

P12 · p12_fig011872×1002px

Package Information

P12 · p12_fig02798×658px

PCB Thermal Consideration for 32-Pin QFN Package (Always solder, or equivalent, the exposed pad to the PCB)

P12 · p12_fig01P12

Datasheet Page 12 (p12_fig01)

P12 · p12_fig02P12

Datasheet Page 12 (p12_fig02)

電気仕様 & 部品詳細スペック (SY89853UMG)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)

標準電子部品・コネクタ

詳細概要:SY89853UMG (QFN-32-EP(5x5)) は 32 ピンの標準電子部品・コネクタで、パッケージ外形は 5.00 × 5.00 × 1.00 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 40°C to +85°C、Standard I/O / Passive インターフェースを内蔵しています。

動作電源電圧範囲V_CC / V_DD

1.8V ~ 5.5V (Theo Datasheet)

電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置

動作周囲温度範囲T_A

40°C to +85°C

工業用温度グレード；最大接合部温度 T_J(max) = +125°C

動作クロック・無線周波数f_CLK / f_RF

2.5GHz

PDF データシート電気的特性より抽出

出力電流・消費電流定格I_OUT / I_CC

I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA

ピンあたりの絶対最大定格電流を厳守

パッケージ外形寸法 (D × E × A)D × E × A

5.00 × 5.00 × 1.00 mm (A1=0.03 mm)

パッケージ系列: QFN (QFN-32-EP(5x5))

ピン数・リードピッチN / e

32 Pins | Pitch e = 0.50 mm (19.7 mil)

IPC-7351B 中心間スパン C 準拠

内蔵ペリフェラルバスBuses

Standard I/O / Passive

回路図シンボル・2D フットプリント・3D モデル完全同期

リフロー実装・吸湿感度IPC / MSL

IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3

サーマルパッドは 60% 分割ステンシル開口を推奨

エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。

エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック

5/5 合格

IEEE-315 シンボル33 ピン自動バス分類

IPC-7351B フットプリント33 パッド · ピッチ 0.50mm

IPC-7525 60% はんだペースト開口EPAD 3.50×3.50mm メッシュ分割

DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm

3D STEP AP214 & GLB座標原点完全一致 (0,0,0)

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース

5.00 PCB Verified

機械寸法 & ランドパターン (QFN-32-EP(5x5))

データシートから抽出・IPC-7351B 準拠標準化

パッケージ外形 (D × E)Nominal

5.00 × 5.00 mm

全高 (A) & ピッチ (e)IPC-7351B

A=1.00mm · e=0.50mm

パッド寸法 (W × L)Level B

0.28 × 0.80 mm

ピン数 / 総パッド数Topology

33P / 33Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番

DFM READY

部品記号 / 代替型番	定数 / パッケージ	役割 & PCB レイアウトルール
N/A BOM	Per application circuit QFN-32-EP(5x5)	定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — SY89853UMG (QFN-32-EP(5x5))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答

IPC-7351B / IEEE-315

SY89853UMG (QFN-32-EP(5x5)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 SY89853UMG (QFN-32-EP(5x5) パッケージ) は全 33 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (INB0: マルチプレクスI/O・ペリフェラル端子 INB0 (General)), 2 (VTB0: マルチプレクスI/O・ペリフェラル端子 VTB0 (General)), 3 (VREF-ACB0: マルチプレクスI/O・ペリフェラル端子 VREF-ACB0 (General)), 4 (#INB0: マルチプレクスI/O・ペリフェラル端子 #INB0 (General)), 5 (INB1: マルチプレクスI/O・ペリフェラル端子 INB1 (General)), 6 (VTB1: マルチプレクスI/O・ペリフェラル端子 VTB1 (General))。

SY89853UMG の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、SY89853UMG (QFN-32-EP(5x5)) の本体外形は 5.00 × 5.00 mm、ピッチ e = 0.50 mm、合計 33 パッドで構成されています（中央放熱パッド EPAD 3.50 × 3.50 mm、IPC-7525 60% 開口ペーストマスク付き）。

SY89853UMG の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの SY89853UMG (MICROCHIP, QFN-32-EP(5x5)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (33 ピン) & SY89853 シリーズバリエーション静的テーブルを開く

ピン番号 (Pin #)	信号名 (Signal Name)	電気種別 (Type)	機能説明 & 回路設計上の注意
1	INB0	Digital_IO	信号端子 INB0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INB0。対応バス/インターフェース: General。
2	VTB0	Digital_IO	信号端子 VTB0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VTB0。対応バス/インターフェース: General。
3	VREF-ACB0	Analog	信号端子 VREF-ACB0（方向: Analog、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VREF-ACB0。対応バス/インターフェース: General。
4	#INB0	Digital_IO	信号端子 #INB0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #INB0。対応バス/インターフェース: General。
5	INB1	Digital_IO	信号端子 INB1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INB1。対応バス/インターフェース: General。
6	VTB1	Digital_IO	信号端子 VTB1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VTB1。対応バス/インターフェース: General。
7	VREF-ACB1	Analog	信号端子 VREF-ACB1（方向: Analog、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VREF-ACB1。対応バス/インターフェース: General。
8	#INB1	Digital_IO	信号端子 #INB1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #INB1。対応バス/インターフェース: General。
9	GND	GND	内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
10	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
11	#QB	Digital_IO	信号端子 #QB（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #QB。対応バス/インターフェース: General。
12	QB	Digital_IO	信号端子 QB（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: QB。対応バス/インターフェース: General。
13	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
14	NC	NC	信号端子 NC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
15	SELB	Digital_IO	信号端子 SELB（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SELB。対応バス/インターフェース: General。
16	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
17	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
18	SELA	Digital_IO	信号端子 SELA（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SELA。対応バス/インターフェース: General。
19	NC	NC	信号端子 NC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
20	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
21	#QA	Digital_IO	信号端子 #QA（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #QA。対応バス/インターフェース: General。
22	QA	Digital_IO	信号端子 QA（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: QA。対応バス/インターフェース: General。
23	VCC	Power_In	3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
24	GND	GND	内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
25	INA0	Digital_IO	信号端子 INA0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INA0。対応バス/インターフェース: General。
26	VTA0	Digital_IO	信号端子 VTA0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VTA0。対応バス/インターフェース: General。
27	VREF-ACA0	Analog	信号端子 VREF-ACA0（方向: Analog、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VREF-ACA0。対応バス/インターフェース: General。
28	#INA0	Digital_IO	信号端子 #INA0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #INA0。対応バス/インターフェース: General。
29	INA1	Digital_IO	信号端子 INA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INA1。対応バス/インターフェース: General。
30	VTA1	Digital_IO	信号端子 VTA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VTA1。対応バス/インターフェース: General。
31	VREF-ACA1	Analog	信号端子 VREF-ACA1（方向: Analog、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VREF-ACA1。対応バス/インターフェース: General。
32	#INA1	Digital_IO	信号端子 #INA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: #INA1。対応バス/インターフェース: General。
33	EP	GND	パッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。

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