![CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) — [commence cone] [— sanatranon —[arenomrnie | [—rorzoewr | sominesonnnow | [“Fenonewors | somcnesrae | [— rerio [mess enero] [eva ] [ser] [emare] (ee) =e [I ese eras : a a chon ssoumeune = : a = a eK. — DESCRIPTION OF PIN FUNCTIONS PROCESSOR](/api/v1/assets/C20440762/extracted/figures/p02_fig01.png)
![CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) — ‘AC ELECTRICAL CHARACTERISTICS® T, = 0°C to + 70°C, Voc = 5.0V + 5% | ys Nite tna , ¥] sind Ce acca, SYMBOL PARAMETER [wn [ve | Max [uns [SS ihe | Clock: a S| ter Clock period 155 Teo ns CRT9007A2 All operation modes 200 TBD ns CRT9O07A1 te](/api/v1/assets/C20440762/extracted/figures/p20_fig01.png)
![CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) — neassren ADORESS DECODE err oeWTON vias epsterTyoe VAS _VAt_VA3_VA2 VAI AO 0708 O5—t_—os oe wwe [afe]ele [es] faa Samcerontacti Ss] w wine [ofol}olo{o]s || ns GraeacTeRGPEROATAROW | 59 ™ we fotefetets fo] we [efefetep te] ° wwe [etetet rte](/api/v1/assets/C20440762/extracted/figures/p22_fig01.png)
- · 40P
同期ピン配置 (Symbol / 2D / 3D) (40/40)
ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます| ピン | 記号 | 種別 | 機能説明 (JA) |
|---|---|---|---|
| 1 | VA2 | I/O | マルチプレクスI/O・ペリフェラル端子 VA2 (General) |
| 2 | VA10 | I/O | マルチプレクスI/O・ペリフェラル端子 VA10 (General) |
| 3 | VA3 | I/O | マルチプレクスI/O・ペリフェラル端子 VA3 (General) |
| 4 | VA11 | I/O | マルチプレクスI/O・ペリフェラル端子 VA11 (General) |
| 5 | VA12 | I/O | マルチプレクスI/O・ペリフェラル端子 VA12 (General) |
| 6 | VA4 | I/O | マルチプレクスI/O・ペリフェラル端子 VA4 (General) |
| 7 | VA13 | I/O | マルチプレクスI/O・ペリフェラル端子 VA13 (General) |
| 8 | VA5 | I/O | マルチプレクスI/O・ペリフェラル端子 VA5 (General) |
| 9 | VA6 | I/O | マルチプレクスI/O・ペリフェラル端子 VA6 (General) |
| 10 | VA7 | I/O | マルチプレクスI/O・ペリフェラル端子 VA7 (General) |
| 11 | VLT | I/O | マルチプレクスI/O・ペリフェラル端子 VLT (General) |
| 12 | VS# | I/O | マルチプレクスI/O・ペリフェラル端子 VS# (General) |
| 13 | HS# | I/O | マルチプレクスI/O・ペリフェラル端子 HS# (General) |
| 14 | CCLK# | I/O | マルチプレクスI/O・ペリフェラル端子 CCLK# (General) |
| 15 | DRB# | I/O | マルチプレクスI/O・ペリフェラル端子 DRB# (General) |
| 16 | VD7 | I/O | マルチプレクスI/O・ペリフェラル端子 VD7 (General) |
| 17 | VD6 | I/O | マルチプレクスI/O・ペリフェラル端子 VD6 (General) |
| 18 | VD5 | I/O | マルチプレクスI/O・ペリフェラル端子 VD5 (General) |
| 19 | VD4 | I/O | マルチプレクスI/O・ペリフェラル端子 VD4 (General) |
| 20 | VD3 | I/O | マルチプレクスI/O・ペリフェラル端子 VD3 (General) |
| 21 | +5V | Power | 電源供給入力 (+5V — 3.3V / 5.0V Standard Logic) |
| 22 | VD2 | I/O | マルチプレクスI/O・ペリフェラル端子 VD2 (General) |
| 23 | VD1 | I/O | マルチプレクスI/O・ペリフェラル端子 VD1 (General) |
| 24 | VD0 | I/O | マルチプレクスI/O・ペリフェラル端子 VD0 (General) |
| 25 | CS# | I/O | マルチプレクスI/O・ペリフェラル端子 CS# (General) |
| 26 | RST# | I/O | マルチプレクスI/O・ペリフェラル端子 RST# (General) |
| 27 | INT | I/O | マルチプレクスI/O・ペリフェラル端子 INT (General) |
| 28 | DMAR/SL3/VBLANK | I/O | マルチプレクスI/O・ペリフェラル端子 DMAR/SL3/VBLANK (General) |
| 29 | WBEN/SL2/CSYNC# | I/O | マルチプレクスI/O・ペリフェラル端子 WBEN/SL2/CSYNC# (General) |
| 30 | SLG#/SL1 | I/O | マルチプレクスI/O・ペリフェラル端子 SLG#/SL1 (General) |
| 31 | SLD/SL0 | I/O | マルチプレクスI/O・ペリフェラル端子 SLD/SL0 (General) |
| 32 | CSYNC#/LPSTB | I/O | マルチプレクスI/O・ペリフェラル端子 CSYNC#/LPSTB (General) |
| 33 | ACK/TSC# | I/O | マルチプレクスI/O・ペリフェラル端子 ACK/TSC# (General) |
| 34 | CURS | I/O | マルチプレクスI/O・ペリフェラル端子 CURS (General) |
| 35 | CBLANK | I/O | マルチプレクスI/O・ペリフェラル端子 CBLANK (General) |
| 36 | VA0 | I/O | マルチプレクスI/O・ペリフェラル端子 VA0 (General) |
| 37 | VA8 | I/O | マルチプレクスI/O・ペリフェラル端子 VA8 (General) |
| 38 | VA1 | I/O | マルチプレクスI/O・ペリフェラル端子 VA1 (General) |
| 39 | VA9 | I/O | マルチプレクスI/O・ペリフェラル端子 VA9 (General) |
| 40 | GND | GND | グラウンド基準端子 (GND) |
PIN 1 VA2
I/OマルチプレクスI/O・ペリフェラル端子 VA2 (General)
設計上の注意点: Signal terminal VA2 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: VA2. Supported peripheral buses: General.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定
データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 6 抽出図面)
原本PDFを直接閲覧、または図面をクリックして全画面拡大1. 実装3D外観モデルREPRESENTATIVE
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
パッケージ正規ピン配置 (40ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL · 13.90×50.26mm · ピッチ 2.54mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
IPC-7351B パッド (40 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (6 点 · 1/1 ページ)
CRT9007 シリーズの切り抜きなし原本図面 6 点中 1–6 点目を表示
P1 · p01_fig011803×2302px
P1 · p01_fig01P1
P2 · p02_fig011803×2302px
P20 · p20_fig011803×2302px
P21 · p21_fig011803×2302px
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電気仕様 & 部品詳細スペック (CRT9007BNP)
データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)詳細概要:CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) は 40 ピンの標準電子部品・コネクタで、パッケージ外形は 50.26 × 13.90 × 4.20 mm（ピンピッチ e = 2.54 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、Standard I/O / Passive インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
50.26 × 13.90 × 4.20 mm (A1=0.51 mm)
パッケージ系列: DIP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL)
ピン数・リードピッチN / e
40 Pins | Pitch e = 2.54 mm (100.0 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
Standard I/O / Passive
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。
5点工業規格検証
ファイル出力前の自動幾何・電気チェックIEEE-315 シンボル40 ピン自動バス分類
IPC-7351B フットプリント40 パッド · ピッチ 2.54mm
IPC-7525 60% はんだペースト開口リフロー標準 1:1
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
実機検証 & コミュニティ技術レビュー
データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース5.00 PCB Verified
IPC-7351B
同一データシートを共有するパッケージ違いやバリアントを選択同系列ファミリー & 同一データシート部品 — CRT9007 (2)
- · 40P
機械寸法 & ランドパターン (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL)
データシートから抽出・IPC-7351B 準拠標準化パッケージ外形 (D × E)Nominal
50.26 × 13.90 mm
全高 (A) & ピッチ (e)IPC-7351B
A=4.20mm · e=2.54mm
パッド寸法 (W × L)Level B
1.60 × 1.60 mm
ピン数 / 総パッド数Topology
40P / 40Pad (THT_DIP)
推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)
標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番| 部品記号 / 代替型番 | 定数 / パッケージ | 役割 & PCB レイアウトルール |
|---|---|---|
| N/A BOM | 応用回路に準拠 PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL | 定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。 |
技術的なよくある質問 (FAQ) — CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL)
ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) のピン配置 (Pinout) および電源電圧仕様は？
MICROCHIP 製 CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL パッケージ) は全 40 ピン構成で、ピンピッチは 2.54 mm です。主なピン：1 (VA2: マルチプレクスI/O・ペリフェラル端子 VA2 (General)), 2 (VA10: マルチプレクスI/O・ペリフェラル端子 VA10 (General)), 3 (VA3: マルチプレクスI/O・ペリフェラル端子 VA3 (General)), 4 (VA11: マルチプレクスI/O・ペリフェラル端子 VA11 (General)), 5 (VA12: マルチプレクスI/O・ペリフェラル端子 VA12 (General)), 6 (VA4: マルチプレクスI/O・ペリフェラル端子 VA4 (General))。
CRT9007BNP の IPC-7351B 準拠 PCB フットプリント寸法は？
データシート外形図および IPC-7351B Level B (標準密度) に基づき、CRT9007BNP (PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) の本体外形は 13.90 × 50.26 mm、ピッチ e = 2.54 mm、合計 40 パッドで構成されています。
CRT9007BNP の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？
このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CRT9007BNP (MICROCHIP, PDIP-40_L51.8-W13.5-P2.54-LS15.4-BL) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。
静的リファレンス付録：ピン配置表 (40 ピン) & CRT9007 シリーズバリエーション静的テーブルを開く
| ピン番号 (Pin #) | 信号名 (Signal Name) | 電気種別 (Type) | 機能説明 & 回路設計上の注意 |
|---|---|---|---|
| 1 | VA2 | Digital_IO | 信号端子 VA2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA2。対応バス/インターフェース: General。 |
| 2 | VA10 | Digital_IO | 信号端子 VA10（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA10。対応バス/インターフェース: General。 |
| 3 | VA3 | Digital_IO | 信号端子 VA3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA3。対応バス/インターフェース: General。 |
| 4 | VA11 | Digital_IO | 信号端子 VA11（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA11。対応バス/インターフェース: General。 |
| 5 | VA12 | Digital_IO | 信号端子 VA12（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA12。対応バス/インターフェース: General。 |
| 6 | VA4 | Digital_IO | 信号端子 VA4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA4。対応バス/インターフェース: General。 |
| 7 | VA13 | Digital_IO | 信号端子 VA13（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA13。対応バス/インターフェース: General。 |
| 8 | VA5 | Digital_IO | 信号端子 VA5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA5。対応バス/インターフェース: General。 |
| 9 | VA6 | Digital_IO | 信号端子 VA6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA6。対応バス/インターフェース: General。 |
| 10 | VA7 | Digital_IO | 信号端子 VA7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA7。対応バス/インターフェース: General。 |
| 11 | VLT | Digital_IO | 信号端子 VLT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VLT。対応バス/インターフェース: General。 |
| 12 | VS# | Digital_IO | 信号端子 VS#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VS#。対応バス/インターフェース: General。 |
| 13 | HS# | Digital_IO | 信号端子 HS#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HS#。対応バス/インターフェース: General。 |
| 14 | CCLK# | Digital_IO | 信号端子 CCLK#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CCLK#。対応バス/インターフェース: General。 |
| 15 | DRB# | Digital_IO | 信号端子 DRB#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DRB#。対応バス/インターフェース: General。 |
| 16 | VD7 | Digital_IO | 信号端子 VD7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD7。対応バス/インターフェース: General。 |
| 17 | VD6 | Digital_IO | 信号端子 VD6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD6。対応バス/インターフェース: General。 |
| 18 | VD5 | Digital_IO | 信号端子 VD5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD5。対応バス/インターフェース: General。 |
| 19 | VD4 | Digital_IO | 信号端子 VD4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD4。対応バス/インターフェース: General。 |
| 20 | VD3 | Digital_IO | 信号端子 VD3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD3。対応バス/インターフェース: General。 |
| 21 | +5V | Power_In | 3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (+5V、最大定格: 5.5V) です。 |
| 22 | VD2 | Digital_IO | 信号端子 VD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD2。対応バス/インターフェース: General。 |
| 23 | VD1 | Digital_IO | 信号端子 VD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD1。対応バス/インターフェース: General。 |
| 24 | VD0 | Digital_IO | 信号端子 VD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VD0。対応バス/インターフェース: General。 |
| 25 | CS# | Digital_IO | 信号端子 CS#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CS#。対応バス/インターフェース: General。 |
| 26 | RST# | Digital_IO | 信号端子 RST#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RST#。対応バス/インターフェース: General。 |
| 27 | INT | Digital_IO | 信号端子 INT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INT。対応バス/インターフェース: General。 |
| 28 | DMAR/SL3/VBLANK | Digital_IO | 信号端子 DMAR/SL3/VBLANK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DMAR/SL3/VBLANK。対応バス/インターフェース: General。 |
| 29 | WBEN/SL2/CSYNC# | Digital_IO | 信号端子 WBEN/SL2/CSYNC#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: WBEN/SL2/CSYNC#。対応バス/インターフェース: General。 |
| 30 | SLG#/SL1 | Digital_IO | 信号端子 SLG#/SL1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SLG#/SL1。対応バス/インターフェース: General。 |
| 31 | SLD/SL0 | Digital_IO | 信号端子 SLD/SL0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SLD/SL0。対応バス/インターフェース: General。 |
| 32 | CSYNC#/LPSTB | Digital_IO | 信号端子 CSYNC#/LPSTB（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CSYNC#/LPSTB。対応バス/インターフェース: General。 |
| 33 | ACK/TSC# | Digital_IO | 信号端子 ACK/TSC#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: ACK/TSC#。対応バス/インターフェース: General。 |
| 34 | CURS | Digital_IO | 信号端子 CURS（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CURS。対応バス/インターフェース: General。 |
| 35 | CBLANK | Digital_IO | 信号端子 CBLANK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CBLANK。対応バス/インターフェース: General。 |
| 36 | VA0 | Digital_IO | 信号端子 VA0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA0。対応バス/インターフェース: General。 |
| 37 | VA8 | Digital_IO | 信号端子 VA8（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA8。対応バス/インターフェース: General。 |
| 38 | VA1 | Digital_IO | 信号端子 VA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA1。対応バス/インターフェース: General。 |
| 39 | VA9 | Digital_IO | 信号端子 VA9（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VA9。対応バス/インターフェース: General。 |
| 40 | GND | GND | 内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。 |