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KSZ8061MNGW (TQFN-48-EP(7x7)) — Symbol, Footprint IPC-7351B & 3D STEP Model

KSZ8061MNGW

MICROCHIPID: C633466TQFN-48-EP(7x7) · 49 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · KSZ8061MNGW (TQFN-48-EP(7x7))1XI2XO3AVDDH4TXP5TXM6RXP7RXM8AVDDL9VDDL10MDIO11MDC12RXER/QWF13RXDV/ CONFIG14RXD3/ PHYAD015VDDIO16RXD2/ PHYAD117RXD1/ PHYAD218RXD0/ AUTONE19RXC/ CONFIG020TXC21TXEN22TXD023TXD124LED025TXD249GND48SIGDET47REXT46GND45VDDL44INTRP43GND42RESET#41VDDIO40LED139LED038CRS37TXD336GND35TXD234TXER33VDDIO32SIGDET31REXT30VDDL29INTRP/ NAND 28RESET#27CRS/ CONFIG126TXD3Grid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.838.133.027.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9-33.0-38.1mm
2. 2Dフットプリント
12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849E=7.00mm · Pitch e=0.50mmD=7.00mm-6-5-4-3-2-101234566543210-1-2-3-4-5-6mm
3. 3Dモデル
パッケージ外形: 7.00mm × 7.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (49/49)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1XII/OマルチプレクスI/O・ペリフェラル端子 XI (RTC/CLK)
2XOI/OマルチプレクスI/O・ペリフェラル端子 XO (RTC/CLK)
3AVDDHPower電源供給入力 (AVDDH — 3.3V / 5.0V Standard Logic)
4TXPI/OマルチプレクスI/O・ペリフェラル端子 TXP (General)
5TXMI/OマルチプレクスI/O・ペリフェラル端子 TXM (General)
6RXPI/OマルチプレクスI/O・ペリフェラル端子 RXP (General)
7RXMI/OマルチプレクスI/O・ペリフェラル端子 RXM (General)
8AVDDLPower電源供給入力 (AVDDL — 3.3V / 5.0V Standard Logic)
9VDDLPower電源供給入力 (VDDL — 3.3V / 5.0V Standard Logic)
10MDIOI/OマルチプレクスI/O・ペリフェラル端子 MDIO (General)
11MDCI/OマルチプレクスI/O・ペリフェラル端子 MDC (General)
12RXER/QWFI/OマルチプレクスI/O・ペリフェラル端子 RXER/QWF (General)
13RXDV/ CONFIG2I/OマルチプレクスI/O・ペリフェラル端子 RXDV/ CONFIG2 (UART)
14RXD3/ PHYAD0I/OマルチプレクスI/O・ペリフェラル端子 RXD3/ PHYAD0 (UART)
15VDDIOPower電源供給入力 (VDDIO — 3.3V / 5.0V Standard Logic)
16RXD2/ PHYAD1I/OマルチプレクスI/O・ペリフェラル端子 RXD2/ PHYAD1 (UART)
17RXD1/ PHYAD2I/OマルチプレクスI/O・ペリフェラル端子 RXD1/ PHYAD2 (UART)
18RXD0/ AUTONEGI/OマルチプレクスI/O・ペリフェラル端子 RXD0/ AUTONEG (UART)
19RXC/ CONFIG0I/OマルチプレクスI/O・ペリフェラル端子 RXC/ CONFIG0 (General)
20TXCI/OマルチプレクスI/O・ペリフェラル端子 TXC (General)
21TXENI/OマルチプレクスI/O・ペリフェラル端子 TXEN (General)
22TXD0I/OマルチプレクスI/O・ペリフェラル端子 TXD0 (UART)
23TXD1I/OマルチプレクスI/O・ペリフェラル端子 TXD1 (UART)
24LED0I/OマルチプレクスI/O・ペリフェラル端子 LED0 (General)
25TXD2I/OマルチプレクスI/O・ペリフェラル端子 TXD2 (UART)
26TXD3I/OマルチプレクスI/O・ペリフェラル端子 TXD3 (UART)
27CRS/ CONFIG1I/OマルチプレクスI/O・ペリフェラル端子 CRS/ CONFIG1 (General)
28RESET#Iシステムイネーブル・ハードウェアリセット (RESET#)
29INTRP/ NAND Tree#_I/OマルチプレクスI/O・ペリフェラル端子 INTRP/ NAND Tree#_ (General)
30VDDLPower電源供給入力 (VDDL — 3.3V / 5.0V Standard Logic)
31REXTI/OマルチプレクスI/O・ペリフェラル端子 REXT (General)
32SIGDETI/OマルチプレクスI/O・ペリフェラル端子 SIGDET (General)
33VDDIOPower電源供給入力 (VDDIO — 3.3V / 5.0V Standard Logic)
34TXERI/OマルチプレクスI/O・ペリフェラル端子 TXER (General)
35TXD2I/OマルチプレクスI/O・ペリフェラル端子 TXD2 (UART)
36GNDGNDグラウンド基準端子 (GND)
37TXD3I/OマルチプレクスI/O・ペリフェラル端子 TXD3 (UART)
38CRSI/OマルチプレクスI/O・ペリフェラル端子 CRS (General)
39LED0I/OマルチプレクスI/O・ペリフェラル端子 LED0 (General)
40LED1I/OマルチプレクスI/O・ペリフェラル端子 LED1 (General)
41VDDIOPower電源供給入力 (VDDIO — 3.3V / 5.0V Standard Logic)
42RESET#Iシステムイネーブル・ハードウェアリセット (RESET#)
43GNDGNDグラウンド基準端子 (GND)
44INTRPI/OマルチプレクスI/O・ペリフェラル端子 INTRP (General)
45VDDLPower電源供給入力 (VDDL — 3.3V / 5.0V Standard Logic)
46GNDGNDグラウンド基準端子 (GND)
47REXTI/OマルチプレクスI/O・ペリフェラル端子 REXT (General)
48SIGDETI/OマルチプレクスI/O・ペリフェラル端子 SIGDET (General)
49GNDGND露出サーマルパッド・グラウンド (GND)
PIN 1 XI
I/O
マルチプレクスI/O・ペリフェラル端子 XI (RTC/CLK)
設計上の注意点: Crystal/Oscillator/ExternalClockInput 25MHz±50ppm ThisinputreferencestheAVDDHpowersupply . .
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 8 抽出図面)

原本PDFを直接閲覧、または図面をクリックして全画面拡大
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PDF VIEWERメーカー公式データシート: KSZ8061MNGW (MICROCHIP · TQFN-48-EP(7x7))
下の埋め込み PDF ビューア内でスクロールやキーワード検索 (Ctrl+F) が可能です
1. 実装3D外観モデルREPRESENTATIVE
KSZ8061MNGW (TQFN-48-EP(7x7)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
KSZ8061MNGW (TQFN-48-EP(7x7)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (49ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
KSZ8061MNGW (TQFN-48-EP(7x7)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
KSZ8061MNGW (TQFN-48-EP(7x7)) - 4. パッケージ外形寸法図 (D×E×A)
TQFN-48-EP(7x7) · 7.00×7.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
KSZ8061MNGW (TQFN-48-EP(7x7)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (49 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
KSZ8061MNGW (TQFN-48-EP(7x7)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (8 点 · 1/1 ページ)
KSZ8061 シリーズの切り抜きなし原本図面 8 点中 1–8 点目を表示
P1 · p01_fig01376×200px
KSZ8061MNGW (TQFN-48-EP(7x7)) — 10BASE-T/100BASE-TX Physical Layer Transceiver
10BASE-T/100BASE-TX Physical Layer Transceiver
P5 · p05_fig01914×953px
KSZ8061MNGW (TQFN-48-EP(7x7)) — FIGURE 2-1: 32-QFN OR WQFN KSZ8061MNX PIN ASSIGNMENT (TOP VIEW)
FIGURE 2-1: 32-QFN OR WQFN KSZ8061MNX PIN ASSIGNMENT (TOP VIEW)
P5 · p05_fig01P5
KSZ8061MNGW (TQFN-48-EP(7x7)) — Datasheet Page 5 (p05_fig01)
Datasheet Page 5 (p05_fig01)
P29 · p29_fig011421×781px
KSZ8061MNGW (TQFN-48-EP(7x7)) — FIGURE 3-9: KSZ8061MNX POWER AND GROUND CONNECTIONS
FIGURE 3-9: KSZ8061MNX POWER AND GROUND CONNECTIONS
P29 · p29_fig021379×828px
KSZ8061MNGW (TQFN-48-EP(7x7)) — FIGURE 3-10: KSZ8061MNG POWER AND GROUND CONNECTIONS
FIGURE 3-10: KSZ8061MNG POWER AND GROUND CONNECTIONS
P29 · p29_fig02P29
KSZ8061MNGW (TQFN-48-EP(7x7)) — Datasheet Page 29 (p29_fig02)
Datasheet Page 29 (p29_fig02)
P58 · p58_fig01PDF 内の全パッケージ
KSZ8061MNGW (TQFN-48-EP(7x7)) — FIGURE 11-1: 32-LEAD WQFN 5 MM X 5 MM PACKAGE
FIGURE 11-1: 32-LEAD WQFN 5 MM X 5 MM PACKAGE
P59 · p59_fig01PDF 内の全パッケージ
KSZ8061MNGW (TQFN-48-EP(7x7)) — FIGURE 11-2: 32-LEAD QFN 5 MM X 5 MM PACKAGE
FIGURE 11-2: 32-LEAD QFN 5 MM X 5 MM PACKAGE

電気仕様 & 部品詳細スペック (KSZ8061MNGW)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:KSZ8061MNGW (TQFN-48-EP(7x7)) は 48 ピンの標準電子部品・コネクタで、パッケージ外形は 7.00 × 7.00 × 0.85 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、UART, RTC/CLK インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
7.00 × 7.00 × 0.85 mm (A1=0.03 mm)
パッケージ系列: QFN (TQFN-48-EP(7x7))
ピン数・リードピッチN / e
48 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
UART, RTC/CLK
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル49 ピン自動バス分類
OK
IPC-7351B フットプリント49 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 3.50×3.50mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified
IPC-7351B

同系列ファミリー & 同一データシート部品 — KSZ8061 (2)

同一データシートを共有するパッケージ違いやバリアントを選択

機械寸法 & ランドパターン (TQFN-48-EP(7x7))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
7.00 × 7.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.85mm · e=0.50mm
パッド寸法 (W × L)Level B
0.28 × 0.85 mm
ピン数 / 総パッド数Topology
49P / 49Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
TQFN-48-EP(7x7)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — KSZ8061MNGW (TQFN-48-EP(7x7))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

KSZ8061MNGW (TQFN-48-EP(7x7)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 KSZ8061MNGW (TQFN-48-EP(7x7) パッケージ) は全 49 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (XI: マルチプレクスI/O・ペリフェラル端子 XI (RTC/CLK)), 2 (XO: マルチプレクスI/O・ペリフェラル端子 XO (RTC/CLK)), 3 (AVDDH: 電源供給入力 (AVDDH — 3.3V / 5.0V Standard Logic)), 4 (TXP: マルチプレクスI/O・ペリフェラル端子 TXP (General)), 5 (TXM: マルチプレクスI/O・ペリフェラル端子 TXM (General)), 6 (RXP: マルチプレクスI/O・ペリフェラル端子 RXP (General))。

KSZ8061MNGW の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、KSZ8061MNGW (TQFN-48-EP(7x7)) の本体外形は 7.00 × 7.00 mm、ピッチ e = 0.50 mm、合計 49 パッドで構成されています（中央放熱パッド EPAD 3.50 × 3.50 mm、IPC-7525 60% 開口ペーストマスク付き）。

KSZ8061MNGW の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの KSZ8061MNGW (MICROCHIP, TQFN-48-EP(7x7)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (49 ピン) & KSZ8061 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1XIDigital_IO信号端子 XI（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: XI。対応バス/インターフェース: RTC/CLK。
2XODigital_IO信号端子 XO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: XO。対応バス/インターフェース: RTC/CLK。
3AVDDHPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (AVDDH、最大定格: 5.5V) です。
4TXPDigital_IO信号端子 TXP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXP。対応バス/インターフェース: General。
5TXMDigital_IO信号端子 TXM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXM。対応バス/インターフェース: General。
6RXPDigital_IO信号端子 RXP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXP。対応バス/インターフェース: General。
7RXMDigital_IO信号端子 RXM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXM。対応バス/インターフェース: General。
8AVDDLPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (AVDDL、最大定格: 5.5V) です。
9VDDLPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDL、最大定格: 5.5V) です。
10MDIOOpen_Drain信号端子 MDIO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: MDIO。対応バス/インターフェース: General。
11MDCDigital_IO信号端子 MDC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: MDC。対応バス/インターフェース: General。
12RXER/QWFDigital_IO信号端子 RXER/QWF（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXER/QWF。対応バス/インターフェース: General。
13RXDV/ CONFIG2Digital_IO信号端子 RXDV/ CONFIG2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXDV/ CONFIG2。対応バス/インターフェース: UART。
14RXD3/ PHYAD0Digital_IO信号端子 RXD3/ PHYAD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXD3/ PHYAD0。対応バス/インターフェース: UART。
15VDDIOPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDIO、最大定格: 5.5V) です。
16RXD2/ PHYAD1Digital_IO信号端子 RXD2/ PHYAD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXD2/ PHYAD1。対応バス/インターフェース: UART。
17RXD1/ PHYAD2Digital_IO信号端子 RXD1/ PHYAD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXD1/ PHYAD2。対応バス/インターフェース: UART。
18RXD0/ AUTONEGDigital_IO信号端子 RXD0/ AUTONEG（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXD0/ AUTONEG。対応バス/インターフェース: UART。
19RXC/ CONFIG0Digital_IO信号端子 RXC/ CONFIG0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RXC/ CONFIG0。対応バス/インターフェース: General。
20TXCDigital_IO信号端子 TXC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXC。対応バス/インターフェース: General。
21TXENDigital_IO信号端子 TXEN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXEN。対応バス/インターフェース: General。
22TXD0Digital_IO信号端子 TXD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD0。対応バス/インターフェース: UART。
23TXD1Digital_IO信号端子 TXD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD1。対応バス/インターフェース: UART。
24LED0Digital_IO信号端子 LED0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LED0。対応バス/インターフェース: General。
25TXD2Digital_IO信号端子 TXD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD2。対応バス/インターフェース: UART。
26TXD3Digital_IO信号端子 TXD3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD3。対応バス/インターフェース: UART。
27CRS/ CONFIG1Digital_IO信号端子 CRS/ CONFIG1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CRS/ CONFIG1。対応バス/インターフェース: General。
28RESET#Digital_IOローアクティブ・ハードウェアリセット端子 (RESET#)：Lowに引くことでコアと全ペリフェラルを初期化します。
29INTRP/ NAND Tree#_Open_Drain信号端子 INTRP/ NAND Tree#_（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INTRP/ NAND Tree#_。対応バス/インターフェース: General。
30VDDLPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDL、最大定格: 5.5V) です。
31REXTDigital_IO信号端子 REXT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: REXT。対応バス/インターフェース: General。
32SIGDETDigital_IO信号端子 SIGDET（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SIGDET。対応バス/インターフェース: General。
33VDDIOPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDIO、最大定格: 5.5V) です。
34TXERDigital_IO信号端子 TXER（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXER。対応バス/インターフェース: General。
35TXD2Digital_IO信号端子 TXD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD2。対応バス/インターフェース: UART。
36GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
37TXD3Digital_IO信号端子 TXD3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TXD3。対応バス/インターフェース: UART。
38CRSDigital_IO信号端子 CRS（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CRS。対応バス/インターフェース: General。
39LED0Digital_IO信号端子 LED0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LED0。対応バス/インターフェース: General。
40LED1Digital_IO信号端子 LED1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LED1。対応バス/インターフェース: General。
41VDDIOPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDIO、最大定格: 5.5V) です。
42RESET#Digital_IOローアクティブ・ハードウェアリセット端子 (RESET#)：Lowに引くことでコアと全ペリフェラルを初期化します。
43GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
44INTRPDigital_IO信号端子 INTRP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INTRP。対応バス/インターフェース: General。
45VDDLPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDL、最大定格: 5.5V) です。
46GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
47REXTDigital_IO信号端子 REXT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: REXT。対応バス/インターフェース: General。
48SIGDETDigital_IO信号端子 SIGDET（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SIGDET。対応バス/インターフェース: General。
49GNDGNDパッケージ底面の露出放熱パッド (GND)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
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