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CH543D (QFN-20(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH543D

WCHID: C5183760QFN-20(3x3) · 21 引脚 · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 同步交叉探测模式 (CROSS-PROBE)点击或悬停任意引脚，同时在原理图、PCB焊盘和3D模型上高亮展示
1. 原理图符号
U1 · CH543D (QFN-20(3x3))1VDD12/VHV2GND/VSS3VDD/V334NC5P3.2/INT0/A26P1.5/MOSI/PW7NC8P1.7/SCK/SDA9RST/T2EX_/CA10P3.1/TXD/PWM11P3.0/RXD/PWM21GND/VSS20P1.2/INT0_/A19P1.3/A11/CM18P3.7/DM/A917P3.6/DP/A816P3.5/T1/HVIO15P3.4/T0/PWM114P3.3/INT1/PW13P1.0/CC1/T2/12P1.1/CC2/T2EGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.220.315.210.25.10-5.1-10.2-15.2-20.3mm
2. 2D封装焊盘
123456789101112131415161718192021E=3.00mm · Pitch e=0.40mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3D实体模型
封装外形: 3.00mm × 3.00mm · 间距 Pitch: 0.40mm · 标尺网格步距: 1.00mm实时同步 <100ms

引脚定义三维联动 (Symbol / 2D / 3D) (21/21)

点击或悬停任意引脚，同时在原理图、PCB焊盘和3D模型上高亮展示
引脚符号类型功能说明 (ZH)
1VDD12/VHVPower正电源供电引脚 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
2GND/VSSGND电源参考地引脚 (GND/VSS)
3VDD/V33Power正电源供电引脚 (VDD/V33 — 3.3V / 5.0V Standard Logic)
4NCNCNo Connect (Leave Floating)
5P3.2/INT0/A2I/O多功能复用 I/O 与外设引脚 P3.2/INT0/A2 (General)
6P1.5/MOSI/PWM0/A5I/O多功能复用 I/O 与外设引脚 P1.5/MOSI/PWM0/A5 (SPI, PWM)
7NCNCNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7I/O多功能复用 I/O 与外设引脚 P1.7/SCK/SDA/TXD_/A7 (UART, SPI, I2C)
9RST/T2EX_/CAP2_/A3/CPI/O多功能复用 I/O 与外设引脚 RST/T2EX_/CAP2_/A3/CP (General)
10P3.1/TXD/PWM1_/SDA_I/O多功能复用 I/O 与外设引脚 P3.1/TXD/PWM1_/SDA_ (UART, I2C, PWM)
11P3.0/RXD/PWM0_/SCL_I/O多功能复用 I/O 与外设引脚 P3.0/RXD/PWM0_/SCL_ (UART, I2C, PWM)
12P1.1/CC2/T2EX/CAP2/A1I/O多功能复用 I/O 与外设引脚 P1.1/CC2/T2EX/CAP2/A1 (General)
13P1.0/CC1/T2/CAP1/A0I/O多功能复用 I/O 与外设引脚 P1.0/CC1/T2/CAP1/A0 (General)
14P3.3/INT1/PWM2_I/O多功能复用 I/O 与外设引脚 P3.3/INT1/PWM2_ (PWM)
15P3.4/T0/PWM1I/O多功能复用 I/O 与外设引脚 P3.4/T0/PWM1 (PWM)
16P3.5/T1/HVIOI/O多功能复用 I/O 与外设引脚 P3.5/T1/HVIO (General)
17P3.6/DP/A8I/O多功能复用 I/O 与外设引脚 P3.6/DP/A8 (General)
18P3.7/DM/A9I/O多功能复用 I/O 与外设引脚 P3.7/DM/A9 (General)
19P1.3/A11/CMI/O多功能复用 I/O 与外设引脚 P1.3/A11/CM (General)
20P1.2/INT0_/A10/COI/O多功能复用 I/O 与外设引脚 P1.2/INT0_/A10/CO (General)
21GND/VSSGND电源参考地引脚 (GND/VSS)
PIN 1 VDD12/VHV
Power
正电源供电引脚 (VDD12/VHV — 3.3V / 5.0V Standard Logic)
PCB布线建议: Primary positive power supply input (VDD12/VHV) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
IPC-7351B 焊接密度与跨距 C/G/Z 调整

规格书PDF在线浏览与工程图画廊 (6 标准工程图 + 10 提取细节图)

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PDF VIEWER原厂官方芯片数据手册: CH543D (WCH · QFN-20(3x3))
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1. 3D真实封装照片级模型REPRESENTATIVE
CH543D (QFN-20(3x3)) - 1. 3D真实封装照片级模型
高精度实体渲染放大 ›
2. 标准引脚分布图 (Top View)CLEANROOM PINOUT
CH543D (QFN-20(3x3)) - 2. 标准引脚分布图 (Top View)
准确封装引脚分布 (21 引脚)放大 ›
3. 原厂规格书引脚图PDF PINOUT
CH543D (QFN-20(3x3)) - 3. 原厂规格书引脚图
无损原始引脚图放大 ›
4. 封装机械外形图 (D×E×A)PACKAGE DIMENSIONS
CH543D (QFN-20(3x3)) - 4. 封装机械外形图 (D×E×A)
QFN-20(3x3) · 3.00×3.00mm · 节距 0.40mm放大 ›
5. 推荐PCB焊盘图LAND PATTERN
CH543D (QFN-20(3x3)) - 5. 推荐PCB焊盘图
IPC-7351B 焊盘 (21 Pads)放大 ›
6. 典型应用原理图SCHEMATIC
CH543D (QFN-20(3x3)) - 6. 典型应用原理图
Typical Application Schematic放大 ›
Datasheet 原始引脚图与技术图纸库 (10 张图纸 · 第 1/1 页)
显示第 1–10 张，共 10 张完整原图 (来自 CH543 系列)
P73 · p73_fig01精确匹配封装
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
P73 · p73_fig02精确匹配封装
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
P1 · p01_fig011736×915px
CH543D (QFN-20(3x3)) — 下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
P3 · p03_fig011971×2713px
CH543D (QFN-20(3x3)) — CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
P17 · p17_fig011757×1384px
CH543D (QFN-20(3x3)) — 在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
P22 · p22_fig011757×1455px
CH543D (QFN-20(3x3)) — CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
P26 · p26_fig011757×414px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig011757×1764px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig021757×804px
CH543D (QFN-20(3x3)) — 注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
P47 · p47_fig01P47
CH543D (QFN-20(3x3)) — Datasheet Page 47 (p47_fig01)
Datasheet Page 47 (p47_fig01)

电气参数与元器件规格详情 (CH543D)

基于规格书自动提取的功能描述、封装外形尺寸、工作电压范围及外设接口 (ZH)
标准电子与连接器元件
详细概述:CH543D (QFN-20(3x3)) 是一款 20 引脚的标准电子与连接器元件，机械封装尺寸为 3.00 × 3.00 × 0.85 mm（引脚间距 e = 0.50 mm）。工作电压范围 1.8V ~ 5.5V (Theo Datasheet)，工作温度 -40°C ~ +85°C (Industrial Grade)，内置 USB, UART, SPI, I2C, ADC, PWM 通信接口。
工作电源电压范围V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
请在电源引脚 2mm 内布置 100nF + 10µF X7R 去耦电容
工作环境温度范围T_A
-40°C ~ +85°C (Industrial Grade)
工业级温度规范；最高结温 T_J(max) = +125°C
时钟与射频工作频率f_CLK / f_RF
48MHz
源自数据手册电气参数表
额定电流与功耗参数I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
请严格遵守单引脚最大电流限制
机械封装外廓尺寸D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
封装类型：QFN (QFN-20(3x3))
引脚总数与中心间距N / e
20 Pins | Pitch e = 0.50 mm (19.7 mil)
基于 IPC-7351B 中心距 C 数学归一化
内置外设与总线接口Buses
USB, UART, SPI, I2C, ADC, PWM
与原理图符号、2D 焊盘及 3D 模型四向同步
回流焊与潮敏等级规范IPC / MSL
IPC-7351B Level B | J-STD-020 (峰值 260°C) | MSL-3
底部散热焊盘采用 60% 网格钢网开窗防气泡
工程安全警示: SMT 贴片前请核对丝印层第 1 引脚斜角标识。
工程安全警示: 底部散热焊盘需通过 Ø0.3mm 散热过孔阵列连接至内层完整 GND 铜皮。

5项工业标准验证

导出文件前自动执行几何与电气校验
5/5 全部通过
IEEE-315 原理图符号21 个引脚自动按总线分组
OK
IPC-7351B 封装焊盘21 个焊盘 · 节距 0.40mm
OK
IPC-7525 60% 钢网开窗EPAD 1.65×1.65mm 网格开窗
OK
DFM 可制造性规则 (JLCPCB / PCBWay)焊盘最小间距: 0.25mm
OK
3D STEP AP214 & GLB原点完全对齐 (0,0,0)
OK

实物验证与工程师技术评价

基于规格书自动提取的功能描述、封装外形尺寸、工作电压范围及外设接口
5.00 PCB Verified

机械外形尺寸与焊盘 (Land Pattern) (QFN-20(3x3))

由芯片数据手册提取并按 IPC-7351B 规范化
mm
封装本体尺寸 (D × E)Nominal
3.00 × 3.00 mm
封装高度 (A) 与引脚间距 (e)IPC-7351B
A=0.85mm · e=0.40mm
焊盘尺寸 (W × L)Level B
0.28 × 0.80 mm
引脚数 / 总焊盘数Topology
21P / 21Pad (QUAD_ROW)

推荐外围 BOM 器件与原位替代料号 (Drop-in)

标准应用电路伴随无源器件及引脚 1:1 兼容替代型号
DFM READY
位号 / 替代型号参数值 / 封装电路作用与 PCB 布局规则 (Layout Rule)
N/A
BOM
按应用电路选取
QFN-20(3x3)
按额定负载电流计算走线宽度，并遵循 IPC-2221 电气间隙规范。

工程技术常见问题 (FAQ) — CH543D (QFN-20(3x3))

关于引脚定义、IPC-7351B 焊盘尺寸及 CAD 格式导出的快速解答
IPC-7351B / IEEE-315

CH543D (QFN-20(3x3)) 的引脚排列 (Pinout) 与供电电压参数是什么？

WCH 生产的 CH543D 采用 QFN-20(3x3) 封装，共 21 脚，引脚间距 0.40 mm。主要引脚包括：1 (VDD12/VHV: 正电源供电引脚 (VDD12/VHV — 3.3V / 5.0V Standard Logic)), 2 (GND/VSS: 电源参考地引脚 (GND/VSS)), 3 (VDD/V33: 正电源供电引脚 (VDD/V33 — 3.3V / 5.0V Standard Logic)), 4 (NC: No Connect (Leave Floating)), 5 (P3.2/INT0/A2: 多功能复用 I/O 与外设引脚 P3.2/INT0/A2 (General)), 6 (P1.5/MOSI/PWM0/A5: 多功能复用 I/O 与外设引脚 P1.5/MOSI/PWM0/A5 (SPI, PWM))。

CH543D 的 IPC-7351B 标准 PCB 封装焊盘尺寸是多少？

依据数据手册机械尺寸及 IPC-7351B Level B (中等密度) 规范，CH543D (QFN-20(3x3)) 本体轮廓为 3.00 × 3.00 mm，引脚间距 e = 0.40 mm，共计 21 个铜箔焊盘，附带中心散热焊盘 (EPAD) 1.65 × 1.65 mm (遵循 IPC-7525 60% 钢网开窗)。

哪里可以下载 CH543D 的 KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr) 与 3D STEP 模型？

您可以在本页面免费下载基于 CERN-OHL-P-2.0 开源硬件协议且通过几何校验的 CH543D (WCH, QFN-20(3x3)) 完整 CAD 库，包含 KiCad 8 封装、原理图符号、Fusion 360 / Eagle (.lbr) 以及 3D STEP AP214 / WebGL GLB 模型。

静态索引附录：引脚分配表 (21 脚) 与 CH543 系列同族变体展开静态数据表
引脚编号 (Pin #)信号名称 (Signal Name)电气类型 (Type)功能说明与 PCB 设计建议
1VDD12/VHVPower_In主供电输入引脚 (VDD12/VHV)，工作电压域：3.3V / 5.0V Standard Logic（最高耐压：5.5V）。
2GND/VSSGND0V 接地回路引脚 (GND/VSS)，用于芯片内部核心逻辑、I/O 驱动器及模拟电路参考地。
3VDD/V33Power_In主供电输入引脚 (VDD/V33)，工作电压域：3.3V / 5.0V Standard Logic（最高耐压：5.5V）。
4NCNo_ConnectNo Connect (Leave Floating)
5P3.2/INT0/A2Digital_IO信号引脚 P3.2/INT0/A2（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.2/INT0/A2。支持总线接口：General。
6P1.5/MOSI/PWM0/A5Digital_IO信号引脚 P1.5/MOSI/PWM0/A5（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.5/MOSI/PWM0/A5。支持总线接口：SPI, PWM。
7NCNo_ConnectNo Connect (Leave Floating)
8P1.7/SCK/SDA/TXD_/A7Digital_IO信号引脚 P1.7/SCK/SDA/TXD_/A7（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.7/SCK/SDA/TXD_/A7。支持总线接口：UART, SPI, I2C。
9RST/T2EX_/CAP2_/A3/CPDigital_IO信号引脚 RST/T2EX_/CAP2_/A3/CP（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：RST/T2EX_/CAP2_/A3/CP。支持总线接口：General。
10P3.1/TXD/PWM1_/SDA_Digital_IO信号引脚 P3.1/TXD/PWM1_/SDA_（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.1/TXD/PWM1_/SDA_。支持总线接口：UART, I2C, PWM。
11P3.0/RXD/PWM0_/SCL_Digital_IO信号引脚 P3.0/RXD/PWM0_/SCL_（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.0/RXD/PWM0_/SCL_。支持总线接口：UART, I2C, PWM。
12P1.1/CC2/T2EX/CAP2/A1Digital_IO信号引脚 P1.1/CC2/T2EX/CAP2/A1（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.1/CC2/T2EX/CAP2/A1。支持总线接口：General。
13P1.0/CC1/T2/CAP1/A0Digital_IO信号引脚 P1.0/CC1/T2/CAP1/A0（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.0/CC1/T2/CAP1/A0。支持总线接口：General。
14P3.3/INT1/PWM2_Digital_IO信号引脚 P3.3/INT1/PWM2_（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.3/INT1/PWM2_。支持总线接口：PWM。
15P3.4/T0/PWM1Digital_IO信号引脚 P3.4/T0/PWM1（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.4/T0/PWM1。支持总线接口：PWM。
16P3.5/T1/HVIODigital_IO信号引脚 P3.5/T1/HVIO（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.5/T1/HVIO。支持总线接口：General。
17P3.6/DP/A8Digital_IO信号引脚 P3.6/DP/A8（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.6/DP/A8。支持总线接口：General。
18P3.7/DM/A9Digital_IO信号引脚 P3.7/DM/A9（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P3.7/DM/A9。支持总线接口：General。
19P1.3/A11/CMDigital_IO信号引脚 P1.3/A11/CM（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.3/A11/CM。支持总线接口：General。
20P1.2/INT0_/A10/CODigital_IO信号引脚 P1.2/INT0_/A10/CO（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：P1.2/INT0_/A10/CO。支持总线接口：General。
21GND/VSSGND0V 接地回路引脚 (GND/VSS)，用于芯片内部核心逻辑、I/O 驱动器及模拟电路参考地。
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