ChipDocs.org
⌘K
2284 LINH KIỆNNạp PDF
CH543D (QFN-20(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH543D

WCHID: C5183760QFN-20(3x3) · 21 chân · Pitch 0.40mmIPC-7351B Verified5.0 (0)
CHẾ ĐỘ LIÊN KẾT ĐỒNG BỘ (CROSS-PROBE)Chạm hoặc rê chuột vào từng chân để làm sáng đồng thời trên Symbol, Footprint và 3D
1. SYMBOL
U1 · CH543D (QFN-20(3x3))1VDD12/VHV2GND/VSS3VDD/V334NC5P3.2/INT0/A26P1.5/MOSI/PW7NC8P1.7/SCK/SDA9RST/T2EX_/CA10P3.1/TXD/PWM11P3.0/RXD/PWM21GND/VSS20P1.2/INT0_/A19P1.3/A11/CM18P3.7/DM/A917P3.6/DP/A816P3.5/T1/HVIO15P3.4/T0/PWM114P3.3/INT1/PW13P1.0/CC1/T2/12P1.1/CC2/T2EGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.220.315.210.25.10-5.1-10.2-15.2-20.3mm
2. FOOTPRINT 2D
123456789101112131415161718192021E=3.00mm · Pitch e=0.40mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. MÔ HÌNH 3D
Kích thước vỏ: 3.00mm × 3.00mm · Pitch: 0.40mm · Bước lưới thước đo: 1.00mmĐồng bộ <100ms

Sơ đồ Chân Đồng bộ Symbol/2D/3D (21/21)

Chạm hoặc rê chuột vào từng chân để làm sáng đồng thời trên Symbol, Footprint và 3D
ChânKý hiệuLoạiChức năng (VI)
1VDD12/VHVPowerChân cấp nguồn dương (VDD12/VHV — 3.3V / 5.0V Standard Logic)
2GND/VSSGNDChân Mass Tham chiếu (GND/VSS)
3VDD/V33PowerChân cấp nguồn dương (VDD/V33 — 3.3V / 5.0V Standard Logic)
4NCNCChân không kết nối nội bộ (No Connect — để trống)
5P3.2/INT0/A2I/OChân Đa năng Vào/Ra & Ngoại vi P3.2/INT0/A2 (General)
6P1.5/MOSI/PWM0/A5I/OChân Đa năng Vào/Ra & Ngoại vi P1.5/MOSI/PWM0/A5 (SPI, PWM)
7NCNCChân không kết nối nội bộ (No Connect — để trống)
8P1.7/SCK/SDA/TXD_/A7I/OChân Đa năng Vào/Ra & Ngoại vi P1.7/SCK/SDA/TXD_/A7 (UART, SPI, I2C)
9RST/T2EX_/CAP2_/A3/CPI/OChân Đa năng Vào/Ra & Ngoại vi RST/T2EX_/CAP2_/A3/CP (General)
10P3.1/TXD/PWM1_/SDA_I/OChân Đa năng Vào/Ra & Ngoại vi P3.1/TXD/PWM1_/SDA_ (UART, I2C, PWM)
11P3.0/RXD/PWM0_/SCL_I/OChân Đa năng Vào/Ra & Ngoại vi P3.0/RXD/PWM0_/SCL_ (UART, I2C, PWM)
12P1.1/CC2/T2EX/CAP2/A1I/OChân Đa năng Vào/Ra & Ngoại vi P1.1/CC2/T2EX/CAP2/A1 (General)
13P1.0/CC1/T2/CAP1/A0I/OChân Đa năng Vào/Ra & Ngoại vi P1.0/CC1/T2/CAP1/A0 (General)
14P3.3/INT1/PWM2_I/OChân Đa năng Vào/Ra & Ngoại vi P3.3/INT1/PWM2_ (PWM)
15P3.4/T0/PWM1I/OChân Đa năng Vào/Ra & Ngoại vi P3.4/T0/PWM1 (PWM)
16P3.5/T1/HVIOI/OChân Đa năng Vào/Ra & Ngoại vi P3.5/T1/HVIO (General)
17P3.6/DP/A8I/OChân Đa năng Vào/Ra & Ngoại vi P3.6/DP/A8 (General)
18P3.7/DM/A9I/OChân Đa năng Vào/Ra & Ngoại vi P3.7/DM/A9 (General)
19P1.3/A11/CMI/OChân Đa năng Vào/Ra & Ngoại vi P1.3/A11/CM (General)
20P1.2/INT0_/A10/COI/OChân Đa năng Vào/Ra & Ngoại vi P1.2/INT0_/A10/CO (General)
21GND/VSSGNDChân Mass Tham chiếu (GND/VSS)
PIN 1 VDD12/VHV
Power
Chân cấp nguồn dương (VDD12/VHV — 3.3V / 5.0V Standard Logic)
Lưu ý thiết kế: Primary positive power supply input (VDD12/VHV) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
Tinh chỉnh Mật độ Hàn IPC-7351B & Span C/G/Z

Trình Xem PDF Datasheet Trực Tiếp & Bản vẽ Kỹ thuật (6 Bản vẽ Chuẩn + 10 Hình Trích xuất)

Đọc trực tiếp tài liệu PDF Datasheet gốc ngay trên trang hoặc nhấn vào từng bản vẽ để phóng to toàn màn hình
Mở PDF Cửa sổ Riêng ↗Đọc PDF Datasheet (.pdf)
PDF VIEWERTài liệu Datasheet Chính hãng: CH543D (WCH · QFN-20(3x3))
Cuộn trang, tìm kiếm từ khóa (Ctrl+F) hoặc phóng to trực tiếp trong khung PDF bên dưới
1. Ảnh 3D Thân Vỏ Thực tếREPRESENTATIVE
CH543D (QFN-20(3x3)) - 1. Ảnh 3D Thân Vỏ Thực tế
Mô hình khối 3D chi tiếtPhóng to ›
2. Sơ đồ Chân Chuẩn (Top View)CLEANROOM PINOUT
CH543D (QFN-20(3x3)) - 2. Sơ đồ Chân Chuẩn (Top View)
Đúng kiểu vỏ chuẩn (21 chân)Phóng to ›
3. Sơ đồ Chân PDF Gốc (Nguyên bản)PDF PINOUT
CH543D (QFN-20(3x3)) - 3. Sơ đồ Chân PDF Gốc (Nguyên bản)
Bản vẽ Pinout Datasheet không cắt nhỏPhóng to ›
4. Bản vẽ Kích thước Vỏ (D×E×A)PACKAGE DIMENSIONS
CH543D (QFN-20(3x3)) - 4. Bản vẽ Kích thước Vỏ (D×E×A)
QFN-20(3x3) · 3.00×3.00mm · Pitch 0.40mmPhóng to ›
5. Bản vẽ Footprint Khuyến nghịLAND PATTERN
CH543D (QFN-20(3x3)) - 5. Bản vẽ Footprint Khuyến nghị
IPC-7351B Land Pattern (21 Pads)Phóng to ›
6. Mạch Nguyên lý Ứng dụngSCHEMATIC
CH543D (QFN-20(3x3)) - 6. Mạch Nguyên lý Ứng dụng
Typical Application SchematicPhóng to ›
Thư viện Sơ đồ Chân & Bản vẽ Kỹ thuật Nguyên bản từ PDF Datasheet (10 hình · Trang 1/1)
Hiển thị hình 1–10 trên 10 hình nguyên bản (không cắt nhỏ mất chân) của dòng chip CH543
P73 · p73_fig01ĐÚNG KIỂU VỎ
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
20.1 TSSOP20 20.2 QFN20-3*3 #100 — #20 | ST oT [TT a CT [TT Hf iD oT [TT (a a CT [TT — Cor CTO i, Co [TT als _— 2 CT [TT] © Ey oO CT [TT = #10 COO TT #11 [ol rt _ 4.4 La J wo - S o 0.6
P73 · p73_fig02ĐÚNG KIỂU VỎ
CH543D (QFN-20(3x3)) — 20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
20.1 TSSOP20 20.2 QFN20-3*3 3.0+0.1 0.2+0. 05 LJ olLd ld ld LJ u u u UJ q Spe moO LS Ts 7“ 2 | i ie > 1.7+0.1 — a | Top View | L a > | Bottom View| @ =| jc ree) > CI > je #705 ms #A.>3 CT | PTF. oF. i } f ) | f a #1 | O04+0.05 #1 _~ re Ato.
P1 · p01_fig011736×915px
CH543D (QFN-20(3x3)) — 下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
下面为CH543 的内部框图，仅供参考。 Pins: GND VDD12 VDD RST P10~17 P30~37 | Internal Address & Data & DMA Bus 1T E8051 Core | PO Reset LV Reset | Watch-dog | Reset | iRAM 256B xRAM 256B | UART0 PWM0 ~PWM3 Timer2 Cap1~2 | USB host & device ADC tkey | Flash
P3 · p03_fig011971×2713px
CH543D (QFN-20(3x3)) — CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
CH543 手册 3 | GND/VSS 2 | P3.6/DP/A8 17 | P3.7/DM/A9 18 | P1.5/MOSI/PWM0/A5 6 P1.6/MISO/SCL/RXD_/PWM2/A6 7 P1.7/SCK/SDA/TXD_/A7 8 RST/T2EX_/CAP2_/A3/CP 9 | P3.2/INT0/A2 5 P1.1/CC2/T2EX/CAP2/A1 12 | P3.1/TXD/PWM1_/SDA_ 10 | P3.0/RXD/PWM0_/SCL
P17 · p17_fig011757×1384px
CH543D (QFN-20(3x3)) — 在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
在电源上电或者系统复位后，CH543 默认处于运行状态。在性能满足要求的前提下，适当降低 系统主频可以降低运行时的功耗。当CH543 完全不需要运行时，可以设置PCON 中的PD 进入睡眠状 态，睡眠状态下可以选择通过USB、USB PD、UART0、I2C、SPI0 以及部分GPIO 进行外部唤醒。 7.2 电源和睡眠控制寄存器 表7.2.1 电源和睡眠控制寄存器列表 | 名称 地址 描述 复位值 | WDOG_COUNT FFh 看门狗计数寄存器 00h | POWER_
P22 · p22_fig011757×1455px
CH543D (QFN-20(3x3)) — CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
CH543 手册 22 | 相应的中断服务程序后自动清零 | 4 bUART_2X RW | UART0 模块倍频模式： 0-使用Fsys 作为参考时钟，产生正常通讯波特率； 1-使用2 倍频的Fsys，产生两倍的通讯波特率 0 | 3 保留 RO 保留 0 | [2:0] MASK_SYS_CK_SEL RW 系统时钟频率选择，参考下表8.2.2 011b | 表8.2.2 系统主频选择表 | MASK_SYS_CK_SEL 系统主频Fsys Fsys 频率 说明 | 00
P26 · p26_fig011757×414px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig011757×1764px
CH543D (QFN-20(3x3)) — 位 名称 访问 描述 复位值
位 名称 访问 描述 复位值
P47 · p47_fig021757×804px
CH543D (QFN-20(3x3)) — 注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
注：采样时间为4 个参考时钟，Cs 指信号源并联电容值，Rs 指信号源串联内阻值。 对于RST 和两个内部ADC 通道，内阻大，需选择较慢的参考时钟，或者多采样几次，丢弃前值。 当P1.0/P1.1 输入模拟电压较高、接近VDD 时，需选择较慢的参考时钟，或者多采样几次。 ADC 模拟信号通道选择寄存器(ADC_CHAN)： | 位 名称 访问 描述 复位值 | [7:4] 保留 R0 保留 0000b | [3:0] MASK_ADC_CHAN RW 当bADC_EN=1
P47 · p47_fig01P47
CH543D (QFN-20(3x3)) — Datasheet Page 47 (p47_fig01)
Datasheet Page 47 (p47_fig01)

Thông số Kỹ thuật & Chi tiết Linh kiện (CH543D)

Tổng hợp mô tả chức năng, kích thước cơ khí, dải điện áp và giao thức ngoại vi từ Datasheet (VI)
Linh kiện Điện tử & Kết nối Tiêu chuẩn
Mô tả chi tiết:CH543D (QFN-20(3x3)) là linh kiện điện tử & kết nối tiêu chuẩn 21 chân, kích thước bao hình cơ khí 3.00 × 3.00 × 0.85 mm (bước chân e = 0.50 mm). Hoạt động trong dải điện áp 1.8V ~ 5.5V (Theo Datasheet), dải nhiệt độ -40°C ~ +85°C (Industrial Grade), tích hợp giao thức USB, UART, SPI, I2C, ADC, PWM.
Điện áp nguồn hoạt độngV_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
Cần tụ lọc Ceramic X7R 100nF + 10µF sát chân nguồn
Dải nhiệt độ làm việcT_A
-40°C ~ +85°C (Industrial Grade)
Chuẩn công nghiệp; T_J(max) = +125°C
Xung nhịp / Tần số hoạt độngf_CLK / f_RF
48MHz
Trích xuất từ bảng thông số PDF gốc
Dòng điện & Công suất định mứcI_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
Tuân thủ giới hạn dòng từng chân
Kích thước Vỏ đóng gói (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
Họ đóng gói: QFN (QFN-20(3x3))
Số lượng chân & Bước chânN / e
20 Pins | Pitch e = 0.50 mm (19.7 mil)
Chuẩn hóa tọa độ Tâm-Tâm (Span C) theo IPC-7351B
Giao thức Ngoại vi Tích hợpBuses
USB, UART, SPI, I2C, ADC, PWM
Đồng bộ tự động với Sơ đồ chân & Ký hiệu nguyên lý
Tiêu chuẩn Hàn & Chống ẩmIPC / MSL
IPC-7351B Level B | J-STD-020 (Peak 260°C) | MSL-3
60% kem hàn cửa sổ (Windowed Stencil) cho EPAD
Cảnh báo an toàn kỹ thuật: Kiểm tra kỹ vị trí chấm Pin 1 (vát góc 45°) trên Silkscreen trước khi đưa vào lò hàn Reflow.
Cảnh báo an toàn kỹ thuật: Đảm bảo vía tản nhiệt (Thermal Vias Ø0.3mm) nối thẳng xuống lớp GND Plane để hạ trở nhiệt RθJA.

Kiểm định 5 Chuẩn

Đánh giá tự động trước khi xuất file
5/5 PASS
IEEE-315 Symbol21 chân phân nhóm tự động
OK
IPC-7351B Land Pattern21 pads · Pitch 0.40mm
OK
IPC-7525 Kem hàn 60%EPAD 1.65×1.65mm chia cửa sổ
OK
DFM JLCPCB / PCBWayKhe hở Pad min: 0.25mm
OK
3D STEP AP214 & GLBKhớp gốc tọa độ (0,0,0)
OK

Xác nhận Mạch Thật & Đánh giá Kỹ thuật

Tổng hợp mô tả chức năng, kích thước cơ khí, dải điện áp và giao thức ngoại vi từ Datasheet
5.00 PCB Verified

Kích thước Cơ khí & Land Pattern (QFN-20(3x3))

Trích xuất từ Datasheet & chuẩn hóa IPC-7351B
mm
Thân vỏ (D × E)Nominal
3.00 × 3.00 mm
Chiều cao (A) & Pitch (e)IPC-7351B
A=0.85mm · e=0.40mm
Kích thước Pad (W × L)Level B
0.28 × 0.80 mm
Số chân / Tổng số PadTopology
21P / 21Pad (QUAD_ROW)

BOM Ngoại vi Khuyến nghị & Mã IC Tương đương (Drop-in)

Linh kiện thụ động đi kèm theo sơ đồ nguyên lý tiêu chuẩn và các mã thay thế tương thích chân 1:1
DFM READY
Ký hiệu / Mã thay thếGiá trị / Kiểu vỏVai trò & Quy tắc Bố trí PCB (Layout Rule)
N/A
BOM
Theo mạch ứng dụng
QFN-20(3x3)
Đảm bảo bề rộng đường mạch phù hợp dòng định mức và tuân thủ khoảng cách cách điện IPC-2221.

Câu hỏi Kỹ thuật Thường gặp (FAQ) — CH543D (QFN-20(3x3))

Giải đáp nhanh về sơ đồ chân Pinout, kích thước Land Pattern IPC-7351B và định dạng tệp CAD
IPC-7351B / IEEE-315

Sơ đồ chân (Pinout) và thông số điện áp của CH543D (QFN-20(3x3)) như thế nào?

Linh kiện CH543D do WCH sản xuất đóng gói kiểu QFN-20(3x3) gồm 21 chân với bước chân (pitch) 0.40 mm. Các chân tiêu biểu gồm: 1 (VDD12/VHV: Chân cấp nguồn dương (VDD12/VHV — 3.3V / 5.0V Standard Logic)), 2 (GND/VSS: Chân Mass Tham chiếu (GND/VSS)), 3 (VDD/V33: Chân cấp nguồn dương (VDD/V33 — 3.3V / 5.0V Standard Logic)), 4 (NC: Chân không kết nối nội bộ (No Connect — để trống)), 5 (P3.2/INT0/A2: Chân Đa năng Vào/Ra & Ngoại vi P3.2/INT0/A2 (General)), 6 (P1.5/MOSI/PWM0/A5: Chân Đa năng Vào/Ra & Ngoại vi P1.5/MOSI/PWM0/A5 (SPI, PWM)).

Kích thước Footprint chuẩn IPC-7351B của CH543D là bao nhiêu?

Theo bản vẽ cơ khí Datasheet và chuẩn hóa toán học IPC-7351B (Density Level B Nominal), thân vỏ CH543D (QFN-20(3x3)) có kích thước danh định 3.00 × 3.00 mm, bước chân e = 0.40 mm, tổng số 21 pad đồng kèm pad tản nhiệt trung tâm (EPAD) 1.65 × 1.65 mm chia lưới kem hàn 60% theo IPC-7525.

Tải thư viện KiCad (.kicad_mod, .kicad_sym), Fusion 360 (.lbr) và mô hình 3D STEP cho CH543D ở đâu?

Bạn có thể tải trực tiếp và miễn phí (giấy phép mở CERN-OHL-P-2.0) toàn bộ gói thư viện CAD đã hậu kiểm của CH543D (WCH, QFN-20(3x3)) ngay trên trang này, bao gồm: KiCad 8 Footprint (.kicad_mod), KiCad Schematic Symbol (.kicad_sym), Autodesk Fusion 360 / Eagle (.lbr), và mô hình 3D MCAD (.STEP AP214 & WebGL .GLB).

Phụ lục Tra cứu Tĩnh: Bảng Pinout (21 chân) & Liên kết Biến thể Họ CH543Mở rộng bảng tĩnh
Số Chân (Pin #)Tên Tín hiệu (Signal Name)Loại Điện học (Type)Mô tả Chức năng & Lưu ý Thiết kế Mạch
1VDD12/VHVPower_InChân cấp nguồn dương (VDD12/VHV) hoạt động trong miền điện áp 3.3V / 5.0V Standard Logic (Điện áp chịu đựng tối đa: 5.5V).
2GND/VSSGNDChân nối đất (GND/VSS — 0V Reference) cho mạch nguồn, logic số và giao tiếp ngoại vi của IC.
3VDD/V33Power_InChân cấp nguồn dương (VDD/V33) hoạt động trong miền điện áp 3.3V / 5.0V Standard Logic (Điện áp chịu đựng tối đa: 5.5V).
4NCNo_ConnectChân không kết nối nội bộ (No Connect — để trống)
5P3.2/INT0/A2Digital_IOChân tín hiệu P3.2/INT0/A2 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.2/INT0/A2. Giao thức hỗ trợ: General.
6P1.5/MOSI/PWM0/A5Digital_IOChân tín hiệu P1.5/MOSI/PWM0/A5 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.5/MOSI/PWM0/A5. Giao thức hỗ trợ: SPI, PWM.
7NCNo_ConnectChân không kết nối nội bộ (No Connect — để trống)
8P1.7/SCK/SDA/TXD_/A7Digital_IOChân tín hiệu P1.7/SCK/SDA/TXD_/A7 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.7/SCK/SDA/TXD_/A7. Giao thức hỗ trợ: UART, SPI, I2C.
9RST/T2EX_/CAP2_/A3/CPDigital_IOChân tín hiệu RST/T2EX_/CAP2_/A3/CP (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): RST/T2EX_/CAP2_/A3/CP. Giao thức hỗ trợ: General.
10P3.1/TXD/PWM1_/SDA_Digital_IOChân tín hiệu P3.1/TXD/PWM1_/SDA_ (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.1/TXD/PWM1_/SDA_. Giao thức hỗ trợ: UART, I2C, PWM.
11P3.0/RXD/PWM0_/SCL_Digital_IOChân tín hiệu P3.0/RXD/PWM0_/SCL_ (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.0/RXD/PWM0_/SCL_. Giao thức hỗ trợ: UART, I2C, PWM.
12P1.1/CC2/T2EX/CAP2/A1Digital_IOChân tín hiệu P1.1/CC2/T2EX/CAP2/A1 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.1/CC2/T2EX/CAP2/A1. Giao thức hỗ trợ: General.
13P1.0/CC1/T2/CAP1/A0Digital_IOChân tín hiệu P1.0/CC1/T2/CAP1/A0 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.0/CC1/T2/CAP1/A0. Giao thức hỗ trợ: General.
14P3.3/INT1/PWM2_Digital_IOChân tín hiệu P3.3/INT1/PWM2_ (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.3/INT1/PWM2_. Giao thức hỗ trợ: PWM.
15P3.4/T0/PWM1Digital_IOChân tín hiệu P3.4/T0/PWM1 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.4/T0/PWM1. Giao thức hỗ trợ: PWM.
16P3.5/T1/HVIODigital_IOChân tín hiệu P3.5/T1/HVIO (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.5/T1/HVIO. Giao thức hỗ trợ: General.
17P3.6/DP/A8Digital_IOChân tín hiệu P3.6/DP/A8 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.6/DP/A8. Giao thức hỗ trợ: General.
18P3.7/DM/A9Digital_IOChân tín hiệu P3.7/DM/A9 (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P3.7/DM/A9. Giao thức hỗ trợ: General.
19P1.3/A11/CMDigital_IOChân tín hiệu P1.3/A11/CM (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.3/A11/CM. Giao thức hỗ trợ: General.
20P1.2/INT0_/A10/CODigital_IOChân tín hiệu P1.2/INT0_/A10/CO (I/O, miền áp 3.3V / 5.0V Standard Logic). Các chức năng ghép kênh (Alternate Functions): P1.2/INT0_/A10/CO. Giao thức hỗ trợ: General.
21GND/VSSGNDChân nối đất (GND/VSS — 0V Reference) cho mạch nguồn, logic số và giao tiếp ngoại vi của IC.
Khám pháLinh kiệnKiểu vỏHãng SXNạp PDF