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CH282P (QFN-16(3x3)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH282P

WCHID: C54973463QFN-16(3x3) · 17 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · CH282P (QFN-16(3x3))1HIN12LIN33LIN24LIN15VDD5/3V36VHREG7VHV8HO19LO117GND16HIN215HIN314PU5L313LO312HO311LO210HO2Grid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.217.812.77.62.5-2.5-7.6-12.7-17.8mm
2. 2Dフットプリント
1234567891011121314151617E=3.00mm · Pitch e=0.50mmD=3.00mm-4-3-2-10123443210-1-2-3-4mm
3. 3Dモデル
パッケージ外形: 3.00mm × 3.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (17/17)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1HIN1I/OマルチプレクスI/O・ペリフェラル端子 HIN1 (General)
2LIN3I/OマルチプレクスI/O・ペリフェラル端子 LIN3 (General)
3LIN2I/OマルチプレクスI/O・ペリフェラル端子 LIN2 (General)
4LIN1I/OマルチプレクスI/O・ペリフェラル端子 LIN1 (General)
5VDD5/3V3Power電源供給入力 (VDD5/3V3 — 3.3V / 5.0V Standard Logic)
6VHREGI/OマルチプレクスI/O・ペリフェラル端子 VHREG (General)
7VHVI/OマルチプレクスI/O・ペリフェラル端子 VHV (General)
8HO1I/OマルチプレクスI/O・ペリフェラル端子 HO1 (General)
9LO1I/OマルチプレクスI/O・ペリフェラル端子 LO1 (General)
10HO2I/OマルチプレクスI/O・ペリフェラル端子 HO2 (General)
11LO2I/OマルチプレクスI/O・ペリフェラル端子 LO2 (General)
12HO3I/OマルチプレクスI/O・ペリフェラル端子 HO3 (General)
13LO3I/OマルチプレクスI/O・ペリフェラル端子 LO3 (General)
14PU5L3I/OマルチプレクスI/O・ペリフェラル端子 PU5L3 (General)
15HIN3I/OマルチプレクスI/O・ペリフェラル端子 HIN3 (General)
16HIN2I/OマルチプレクスI/O・ペリフェラル端子 HIN2 (General)
17GNDGNDグラウンド基準端子 (GND)
PIN 1 HIN1
I/O
マルチプレクスI/O・ペリフェラル端子 HIN1 (General)
設計上の注意点: Signal terminal HIN1 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: HIN1. Supported peripheral buses: General.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面)

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PDF VIEWERメーカー公式データシート: CH282P (WCH · QFN-16(3x3))
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1. 実装3D外観モデルREPRESENTATIVE
CH282P (QFN-16(3x3)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
CH282P (QFN-16(3x3)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (17ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
CH282P (QFN-16(3x3)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
CH282P (QFN-16(3x3)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-16(3x3) · 3.00×3.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
CH282P (QFN-16(3x3)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (17 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
CH282P (QFN-16(3x3)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›

電気仕様 & 部品詳細スペック (CH282P)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:CH282P (QFN-16(3x3)) は 16 ピンの標準電子部品・コネクタで、パッケージ外形は 3.00 × 3.00 × 0.85 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、Standard I/O / Passive インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
3.00 × 3.00 × 0.85 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-16(3x3))
ピン数・リードピッチN / e
16 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
Standard I/O / Passive
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル17 ピン自動バス分類
OK
IPC-7351B フットプリント17 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 1.60×1.60mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (QFN-16(3x3))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
3.00 × 3.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.85mm · e=0.50mm
パッド寸法 (W × L)Level B
0.28 × 0.75 mm
ピン数 / 総パッド数Topology
17P / 17Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
QFN-16(3x3)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — CH282P (QFN-16(3x3))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

CH282P (QFN-16(3x3)) のピン配置 (Pinout) および電源電圧仕様は？

WCH 製 CH282P (QFN-16(3x3) パッケージ) は全 17 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (HIN1: マルチプレクスI/O・ペリフェラル端子 HIN1 (General)), 2 (LIN3: マルチプレクスI/O・ペリフェラル端子 LIN3 (General)), 3 (LIN2: マルチプレクスI/O・ペリフェラル端子 LIN2 (General)), 4 (LIN1: マルチプレクスI/O・ペリフェラル端子 LIN1 (General)), 5 (VDD5/3V3: 電源供給入力 (VDD5/3V3 — 3.3V / 5.0V Standard Logic)), 6 (VHREG: マルチプレクスI/O・ペリフェラル端子 VHREG (General))。

CH282P の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、CH282P (QFN-16(3x3)) の本体外形は 3.00 × 3.00 mm、ピッチ e = 0.50 mm、合計 17 パッドで構成されています（中央放熱パッド EPAD 1.60 × 1.60 mm、IPC-7525 60% 開口ペーストマスク付き）。

CH282P の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CH282P (WCH, QFN-16(3x3)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (17 ピン) & CH282 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1HIN1Digital_IO信号端子 HIN1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HIN1。対応バス/インターフェース: General。
2LIN3Digital_IO信号端子 LIN3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LIN3。対応バス/インターフェース: General。
3LIN2Digital_IO信号端子 LIN2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LIN2。対応バス/インターフェース: General。
4LIN1Digital_IO信号端子 LIN1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LIN1。対応バス/インターフェース: General。
5VDD5/3V3Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD5/3V3、最大定格: 5.5V) です。
6VHREGDigital_IO信号端子 VHREG（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VHREG。対応バス/インターフェース: General。
7VHVDigital_IO信号端子 VHV（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VHV。対応バス/インターフェース: General。
8HO1Digital_IO信号端子 HO1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HO1。対応バス/インターフェース: General。
9LO1Digital_IO信号端子 LO1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LO1。対応バス/インターフェース: General。
10HO2Digital_IO信号端子 HO2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HO2。対応バス/インターフェース: General。
11LO2Digital_IO信号端子 LO2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LO2。対応バス/インターフェース: General。
12HO3Digital_IO信号端子 HO3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HO3。対応バス/インターフェース: General。
13LO3Digital_IO信号端子 LO3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LO3。対応バス/インターフェース: General。
14PU5L3Digital_IO信号端子 PU5L3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PU5L3。対応バス/インターフェース: General。
15HIN3Digital_IO信号端子 HIN3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HIN3。対応バス/インターフェース: General。
16HIN2Digital_IO信号端子 HIN2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HIN2。対応バス/インターフェース: General。
17GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
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