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CH224Q (DFN-10-EP(2x2)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH224Q

WCHID: C46061833DFN-10-EP(2x2) · 11 引脚 · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 同步交叉探测模式 (CROSS-PROBE)点击或悬停任意引脚，同时在原理图、PCB焊盘和3D模型上高亮展示
1. 原理图符号
U1 · CH224Q (DFN-10-EP(2x2))1VDD2GND3PG4DP5DM6CFG11EP10IO59CFG1 I8IO07VDDGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.212.77.62.5-2.5-7.6-12.7mm
2. 2D封装焊盘
1234567891011E=2.00mm · Pitch e=0.40mmD=2.00mm-3-2-101233210-1-2-3mm
3. 3D实体模型
封装外形: 2.00mm × 2.00mm · 间距 Pitch: 0.40mm · 标尺网格步距: 1.00mm实时同步 <100ms

引脚定义三维联动 (Symbol / 2D / 3D) (11/11)

点击或悬停任意引脚，同时在原理图、PCB焊盘和3D模型上高亮展示
引脚符号类型功能说明 (ZH)
1VDDPower正电源供电引脚 (VDD — 3.3V / 5.0V Standard Logic)
2GNDGND电源参考地引脚 (GND)
3PGI/O多功能复用 I/O 与外设引脚 PG (General)
4DPI/O多功能复用 I/O 与外设引脚 DP (General)
5DMI/O多功能复用 I/O 与外设引脚 DM (General)
6CFGI/O多功能复用 I/O 与外设引脚 CFG (General)
7VDDPower正电源供电引脚 (VDD — 3.3V / 5.0V Standard Logic)
8IO0I/OGPIO0 / RTC_GPIO0 (Chip Boot Mode Strapping Pin)
9CFG1 II/O多功能复用 I/O 与外设引脚 CFG1 I (General)
10IO5I/OGPIO5 / RTC_GPIO5 / TOUCH5 / ADC1_CH4
11EPGND底部裸露散热焊盘与接地端 (EP)
PIN 1 VDD
Power
正电源供电引脚 (VDD — 3.3V / 5.0V Standard Logic)
PCB布线建议: 工作电源输入 ，外接1uF 对地电容 ，串联电阻至VBUS 。
IPC-7351B 焊接密度与跨距 C/G/Z 调整

规格书PDF在线浏览与工程图画廊 (6 标准工程图 + 11 提取细节图)

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PDF VIEWER原厂官方芯片数据手册: CH224Q (WCH · DFN-10-EP(2x2))
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1. 3D真实封装照片级模型REPRESENTATIVE
CH224Q (DFN-10-EP(2x2)) - 1. 3D真实封装照片级模型
高精度实体渲染放大 ›
2. 标准引脚分布图 (Top View)CLEANROOM PINOUT
CH224Q (DFN-10-EP(2x2)) - 2. 标准引脚分布图 (Top View)
准确封装引脚分布 (11 引脚)放大 ›
3. 原厂规格书引脚图PDF PINOUT
CH224Q (DFN-10-EP(2x2)) - 3. 原厂规格书引脚图
无损原始引脚图放大 ›
4. 封装机械外形图 (D×E×A)PACKAGE DIMENSIONS
CH224Q (DFN-10-EP(2x2)) - 4. 封装机械外形图 (D×E×A)
DFN-10-EP(2x2) · 2.00×2.00mm · 节距 0.40mm放大 ›
5. 推荐PCB焊盘图LAND PATTERN
CH224Q (DFN-10-EP(2x2)) - 5. 推荐PCB焊盘图
IPC-7351B 焊盘 (11 Pads)放大 ›
6. 典型应用原理图SCHEMATIC
CH224Q (DFN-10-EP(2x2)) - 6. 典型应用原理图
Typical Application Schematic放大 ›
Datasheet 原始引脚图与技术图纸库 (11 张图纸 · 第 1/1 页)
显示第 1–11 张，共 11 张完整原图 (来自 CH221 / CH224 系列)
P2 · p02_fig011737×1834px
CH224Q (DFN-10-EP(2x2)) — CH224 手册1 https://wch.cn
CH224 手册1 https://wch.cn
P2 · p02_fig02754×748px
CH224Q (DFN-10-EP(2x2)) — DM 5 CC2 6 CC1 7 VBUS 8 CFG1 9 PG 10 CH224A
DM 5 CC2 6 CC1 7 VBUS 8 CFG1 9 PG 10 CH224A
P8 · p08_fig011624×573px
CH224Q (DFN-10-EP(2x2)) — 6.1.1 单电阻配置和I2C 配置参考原理图（Rset 阻值对应请求电压参考表5-1） 单电阻配置通过CFG1 引脚对GND 接特定阻值的配置电阻实现，此时CFG2 和CFG3 可用于I2C 配 置。若不使用I2C 配置，CFG2、CFG3 悬空即可。 | 6.1.2 I/O 电平配置参考原理图（I/O 电平对应请求电压参考表5-2） 当用电系统无需和CH224 进行交互或控制时，CFG1 可通过串接100KΩ至VHV 引脚的方法提供高 电平（下图为I/O 电平配置20V）
6.1.1 单电阻配置和I2C 配置参考原理图（Rset 阻值对应请求电压参考表5-1） 单电阻配置通过CFG1 引脚对GND 接特定阻值的配置电阻实现，此时CFG2 和CFG3 可用于I2C 配 置。若不使用I2C 配置，CFG2、CFG3 悬空即可。 | 6.1.2 I/O 电平配置参考原理图（I/O 电平对应请求电压参考表5-2） 当用电系统无需和CH224 进行交互或控制时，CFG1 可通过串接100KΩ至VHV 引脚的方法提供高 电平（下图为I/O 电平配置20V）
P8 · p08_fig021545×573px
CH224Q (DFN-10-EP(2x2)) — 当用电系统存在3.3 或5V 电源，且需对CH224 进行控制时，CFG1 可连接系统中MCU 的GPIO（如 下图）。若系统高电平为3.3V，R1 应取0Ω；若系统高电平为5V，R1 应取2KΩ。
当用电系统存在3.3 或5V 电源，且需对CH224 进行控制时，CFG1 可连接系统中MCU 的GPIO（如 下图）。若系统高电平为3.3V，R1 应取0Ω；若系统高电平为5V，R1 应取2KΩ。
P8 · p08_fig031641×572px
CH224Q (DFN-10-EP(2x2)) — V2.1 8
V2.1 8
P9 · p09_fig011341×560px
CH224Q (DFN-10-EP(2x2)) — 6.2 CH224K 参考原理图（图中为I/O 电平配置20V）
6.2 CH224K 参考原理图（图中为I/O 电平配置20V）
P9 · p09_fig021821×751px
CH224Q (DFN-10-EP(2x2)) — 6.1.3 使用Type-C 公口eMarker 模拟功能
6.1.3 使用Type-C 公口eMarker 模拟功能
P9 · p09_fig031834×548px
CH224Q (DFN-10-EP(2x2)) — 6.3 CH224D 参考原理图（图中为单电阻配置9V）
6.3 CH224D 参考原理图（图中为单电阻配置9V）
P9 · p09_fig02P9
CH224Q (DFN-10-EP(2x2)) — Datasheet Page 9 (p09_fig02)
Datasheet Page 9 (p09_fig02)
P10 · p10_fig011270×540px
CH224Q (DFN-10-EP(2x2)) — 6.4 CH221K 参考原理图（图中为单电阻配置20V）
6.4 CH221K 参考原理图（图中为单电阻配置20V）
P10 · p10_fig02525×430px
CH224Q (DFN-10-EP(2x2)) — Rset阻值 请求电压 | 10KΩ 5V 20KΩ 9V 47KΩ 12V 100KΩ 15V 200KΩ 20V
Rset阻值 请求电压 | 10KΩ 5V 20KΩ 9V 47KΩ 12V 100KΩ 15V 200KΩ 20V

电气参数与元器件规格详情 (CH224Q)

基于规格书自动提取的功能描述、封装外形尺寸、工作电压范围及外设接口 (ZH)
标准电子与连接器元件
详细概述:CH224Q (DFN-10-EP(2x2)) 是一款 10 引脚的标准电子与连接器元件，机械封装尺寸为 2.00 × 2.00 × 0.85 mm（引脚间距 e = 0.40 mm）。工作电压范围 1.8V ~ 5.5V (Theo Datasheet)，工作温度 -40°C ~ +85°C (Industrial Grade)，内置 USB, I2C 通信接口。
工作电源电压范围V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
请在电源引脚 2mm 内布置 100nF + 10µF X7R 去耦电容
工作环境温度范围T_A
-40°C ~ +85°C (Industrial Grade)
工业级温度规范；最高结温 T_J(max) = +125°C
时钟与射频工作频率f_CLK / f_RF
DC / Broadband Passive
源自数据手册电气参数表
额定电流与功耗参数I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
请严格遵守单引脚最大电流限制
机械封装外廓尺寸D × E × A
2.00 × 2.00 × 0.85 mm (A1=0.03 mm)
封装类型：DFN (DFN-10-EP(2x2))
引脚总数与中心间距N / e
10 Pins | Pitch e = 0.40 mm (15.7 mil)
基于 IPC-7351B 中心距 C 数学归一化
内置外设与总线接口Buses
USB, I2C
与原理图符号、2D 焊盘及 3D 模型四向同步
回流焊与潮敏等级规范IPC / MSL
IPC-7351B Level B | J-STD-020 (峰值 260°C) | MSL-3
底部散热焊盘采用 60% 网格钢网开窗防气泡
工程安全警示: SMT 贴片前请核对丝印层第 1 引脚斜角标识。
工程安全警示: 底部散热焊盘需通过 Ø0.3mm 散热过孔阵列连接至内层完整 GND 铜皮。

5项工业标准验证

导出文件前自动执行几何与电气校验
5/5 全部通过
IEEE-315 原理图符号11 个引脚自动按总线分组
OK
IPC-7351B 封装焊盘11 个焊盘 · 节距 0.40mm
OK
IPC-7525 60% 钢网开窗EPAD 1.40×0.90mm 网格开窗
OK
DFM 可制造性规则 (JLCPCB / PCBWay)焊盘最小间距: 0.25mm
OK
3D STEP AP214 & GLB原点完全对齐 (0,0,0)
OK

实物验证与工程师技术评价

基于规格书自动提取的功能描述、封装外形尺寸、工作电压范围及外设接口
5.00 PCB Verified

机械外形尺寸与焊盘 (Land Pattern) (DFN-10-EP(2x2))

由芯片数据手册提取并按 IPC-7351B 规范化
mm
封装本体尺寸 (D × E)Nominal
2.00 × 2.00 mm
封装高度 (A) 与引脚间距 (e)IPC-7351B
A=0.85mm · e=0.40mm
焊盘尺寸 (W × L)Level B
0.22 × 0.51 mm
引脚数 / 总焊盘数Topology
11P / 11Pad (DUAL_ROW)

推荐外围 BOM 器件与原位替代料号 (Drop-in)

标准应用电路伴随无源器件及引脚 1:1 兼容替代型号
DFM READY
位号 / 替代型号参数值 / 封装电路作用与 PCB 布局规则 (Layout Rule)
N/A
BOM
按应用电路选取
DFN-10-EP(2x2)
按额定负载电流计算走线宽度，并遵循 IPC-2221 电气间隙规范。

工程技术常见问题 (FAQ) — CH224Q (DFN-10-EP(2x2))

关于引脚定义、IPC-7351B 焊盘尺寸及 CAD 格式导出的快速解答
IPC-7351B / IEEE-315

CH224Q (DFN-10-EP(2x2)) 的引脚排列 (Pinout) 与供电电压参数是什么？

WCH 生产的 CH224Q 采用 DFN-10-EP(2x2) 封装，共 11 脚，引脚间距 0.40 mm。主要引脚包括：1 (VDD: 正电源供电引脚 (VDD — 3.3V / 5.0V Standard Logic)), 2 (GND: 电源参考地引脚 (GND)), 3 (PG: 多功能复用 I/O 与外设引脚 PG (General)), 4 (DP: 多功能复用 I/O 与外设引脚 DP (General)), 5 (DM: 多功能复用 I/O 与外设引脚 DM (General)), 6 (CFG: 多功能复用 I/O 与外设引脚 CFG (General))。

CH224Q 的 IPC-7351B 标准 PCB 封装焊盘尺寸是多少？

依据数据手册机械尺寸及 IPC-7351B Level B (中等密度) 规范，CH224Q (DFN-10-EP(2x2)) 本体轮廓为 2.00 × 2.00 mm，引脚间距 e = 0.40 mm，共计 11 个铜箔焊盘，附带中心散热焊盘 (EPAD) 1.40 × 0.90 mm (遵循 IPC-7525 60% 钢网开窗)。

哪里可以下载 CH224Q 的 KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr) 与 3D STEP 模型？

您可以在本页面免费下载基于 CERN-OHL-P-2.0 开源硬件协议且通过几何校验的 CH224Q (WCH, DFN-10-EP(2x2)) 完整 CAD 库，包含 KiCad 8 封装、原理图符号、Fusion 360 / Eagle (.lbr) 以及 3D STEP AP214 / WebGL GLB 模型。

静态索引附录：引脚分配表 (11 脚) 与 CH221 / CH224 系列同族变体展开静态数据表
引脚编号 (Pin #)信号名称 (Signal Name)电气类型 (Type)功能说明与 PCB 设计建议
1VDDPower_In主供电输入引脚 (VDD)，工作电压域：3.3V / 5.0V Standard Logic（最高耐压：5.5V）。
2GNDGND0V 接地回路引脚 (GND)，用于芯片内部核心逻辑、I/O 驱动器及模拟电路参考地。
3PGDigital_IO信号引脚 PG（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：PG。支持总线接口：General。
4DPDigital_IO信号引脚 DP（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：DP。支持总线接口：General。
5DMDigital_IO信号引脚 DM（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：DM。支持总线接口：General。
6CFGDigital_IO信号引脚 CFG（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：CFG。支持总线接口：General。
7VDDPower_In主供电输入引脚 (VDD)，工作电压域：3.3V / 5.0V Standard Logic（最高耐压：5.5V）。
8IO0Digital_IOGPIO0 / RTC_GPIO0 (Chip Boot Mode Strapping Pin)
9CFG1 IDigital_IO信号引脚 CFG1 I（方向：I/O，电压域：3.3V / 5.0V Standard Logic）。复用功能 (Alternate Functions)：CFG1 I。支持总线接口：General。
10IO5Digital_IOGPIO5 / RTC_GPIO5 / TOUCH5 / ADC1_CH4
11EPGND芯片底部裸露散热焊盘 (EP)，提供核心热量导出通道及低电感 0V 接地回路。
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