ChipDocs.org
⌘K
2284 부품PDF 업로드
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — Symbol, Footprint IPC-7351B & 3D STEP Model

KSZ8061RNBW-TR

MICROCHIPID: C631642QFN-32-EP(5x5) · 33 핀 · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 동기화 크로스 프로브 모드 (CROSS-PROBE)핀을 클릭하거나 마우스를 올리면 심볼, 풋프린트, 3D 모델에서 동시에 강조 표시됩니다
1. 회로도 심볼
U1 · KSZ8061RNBW-TR (QFN-32-EP(5x5))1XI2XO3AVDDH4TXP5TXM6RXP7RXM8AVDDL9VDDL10MDIO11MDC12RXER/QWF13RXDV/ CONFIG14RXD3/ PHYAD015VDDIO16RXD2/ PHYAD117RXD1/ PHYAD233EP32SIGDET31REXT30VDDL29INTRP/ NAND 28RESET#27CRS/ CONFIG126TXD325TXD224LED023TXD122TXD021TXEN20TXC19RXC/ CONFIG018RXD0/ AUTONEGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.827.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9mm
2. 2D 풋프린트
123456789101112131415161718192021222324252627282930313233E=5.00mm · Pitch e=0.50mmD=5.00mm-5-4-3-2-1012345543210-1-2-3-4-5mm
3. 3D CAD 모델
패키지 외형: 5.00mm × 5.00mm · 피치: 0.50mm · 눈금자 간격: 1.00mm동기화 <100ms

동기화된 핀아웃 (Symbol / 2D / 3D) (33/33)

핀을 클릭하거나 마우스를 올리면 심볼, 풋프린트, 3D 모델에서 동시에 강조 표시됩니다
핀기호유형기능 설명 (KO)
1XII/O다중화 I/O 및 주변장치 핀 XI (RTC/CLK)
2XOI/O다중화 I/O 및 주변장치 핀 XO (RTC/CLK)
3AVDDHPower전원 공급 입력 핀 (AVDDH — 3.3V / 5.0V Standard Logic)
4TXPI/O다중화 I/O 및 주변장치 핀 TXP (General)
5TXMI/O다중화 I/O 및 주변장치 핀 TXM (General)
6RXPI/O다중화 I/O 및 주변장치 핀 RXP (General)
7RXMI/O다중화 I/O 및 주변장치 핀 RXM (General)
8AVDDLPower전원 공급 입력 핀 (AVDDL — 3.3V / 5.0V Standard Logic)
9VDDLPower전원 공급 입력 핀 (VDDL — 3.3V / 5.0V Standard Logic)
10MDIOI/O다중화 I/O 및 주변장치 핀 MDIO (General)
11MDCI/O다중화 I/O 및 주변장치 핀 MDC (General)
12RXER/QWFI/O다중화 I/O 및 주변장치 핀 RXER/QWF (General)
13RXDV/ CONFIG2I/O다중화 I/O 및 주변장치 핀 RXDV/ CONFIG2 (UART)
14RXD3/ PHYAD0I/O다중화 I/O 및 주변장치 핀 RXD3/ PHYAD0 (UART)
15VDDIOPower전원 공급 입력 핀 (VDDIO — 3.3V / 5.0V Standard Logic)
16RXD2/ PHYAD1I/O다중화 I/O 및 주변장치 핀 RXD2/ PHYAD1 (UART)
17RXD1/ PHYAD2I/O다중화 I/O 및 주변장치 핀 RXD1/ PHYAD2 (UART)
18RXD0/ AUTONEGI/O다중화 I/O 및 주변장치 핀 RXD0/ AUTONEG (UART)
19RXC/ CONFIG0I/O다중화 I/O 및 주변장치 핀 RXC/ CONFIG0 (General)
20TXCI/O다중화 I/O 및 주변장치 핀 TXC (General)
21TXENI/O다중화 I/O 및 주변장치 핀 TXEN (General)
22TXD0I/O다중화 I/O 및 주변장치 핀 TXD0 (UART)
23TXD1I/O다중화 I/O 및 주변장치 핀 TXD1 (UART)
24LED0I/O다중화 I/O 및 주변장치 핀 LED0 (General)
25TXD2I/O다중화 I/O 및 주변장치 핀 TXD2 (UART)
26TXD3I/O다중화 I/O 및 주변장치 핀 TXD3 (UART)
27CRS/ CONFIG1I/O다중화 I/O 및 주변장치 핀 CRS/ CONFIG1 (General)
28RESET#I시스템 활성화 및 하드웨어 리셋 (RESET#)
29INTRP/ NAND Tree#_I/O다중화 I/O 및 주변장치 핀 INTRP/ NAND Tree#_ (General)
30VDDLPower전원 공급 입력 핀 (VDDL — 3.3V / 5.0V Standard Logic)
31REXTI/O다중화 I/O 및 주변장치 핀 REXT (General)
32SIGDETI/O다중화 I/O 및 주변장치 핀 SIGDET (General)
33EPGND노출형 방열 패드 및 접지 (EP)
PIN 1 XI
I/O
다중화 I/O 및 주변장치 핀 XI (RTC/CLK)
설계 권장 사항: Crystal/Oscillator/ExternalClockInput 25MHz±50ppm ThisinputreferencestheAVDDHpowersupply . .
IPC-7351B 솔더 밀도 및 스팬 C/G/Z 설정

데이터시트 PDF 직접 보기 & 기술 도면 갤러리 (6 표준 도면 + 9 추출 도면)

원본 PDF 문서를 직접 보거나 도면을 클릭하여 전체 화면으로 확대하세요
새 창에서 PDF 열기 ↗PDF 데이터시트 읽기 (.pdf)
PDF VIEWER공식 제조사 데이터시트: KSZ8061RNBW-TR (MICROCHIP · QFN-32-EP(5x5))
아래 임베디드 PDF 뷰어 내에서 스크롤, 검색(Ctrl+F) 및 확대 가능
1. 실제 3D 패키지 모델REPRESENTATIVE
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 1. 실제 3D 패키지 모델
정밀 3D 솔리드 바디확대 ›
2. 표준 핀아웃 (상면도)CLEANROOM PINOUT
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 2. 표준 핀아웃 (상면도)
정규 패키지 핀 배치 (33 핀)확대 ›
3. 원본 데이터시트 핀아웃PDF PINOUT
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 3. 원본 데이터시트 핀아웃
자르지 않은 원본 핀 다이어그램확대 ›
4. 패키지 외형 치수 (D×E×A)PACKAGE DIMENSIONS
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 4. 패키지 외형 치수 (D×E×A)
QFN-32-EP(5x5) · 5.00×5.00mm · 피치 0.50mm확대 ›
5. 권장 PCB 풋프린트LAND PATTERN
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 5. 권장 PCB 풋프린트
IPC-7351B 랜드 패턴 (33 Pads)확대 ›
6. 응용 회로도SCHEMATIC
KSZ8061RNBW-TR (QFN-32-EP(5x5)) - 6. 응용 회로도
Typical Application Schematic확대 ›
원본 PDF 데이터시트 핀아웃 및 기술 도면 라이브러리 (9개 도면 · 1/1 페이지)
KSZ8061 제품군의 원본 도면 9개 중 1–9번째 표시 중
P1 · p01_fig01376×200px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — 10BASE-T/100BASE-TX Physical Layer Transceiver
10BASE-T/100BASE-TX Physical Layer Transceiver
P5 · p05_fig01914×953px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — FIGURE 2-1: 32-QFN OR WQFN KSZ8061MNX PIN ASSIGNMENT (TOP VIEW)
FIGURE 2-1: 32-QFN OR WQFN KSZ8061MNX PIN ASSIGNMENT (TOP VIEW)
P29 · p29_fig011421×781px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — FIGURE 3-9: KSZ8061MNX POWER AND GROUND CONNECTIONS
FIGURE 3-9: KSZ8061MNX POWER AND GROUND CONNECTIONS
P29 · p29_fig021379×828px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — FIGURE 3-10: KSZ8061MNG POWER AND GROUND CONNECTIONS
FIGURE 3-10: KSZ8061MNG POWER AND GROUND CONNECTIONS
P29 · p29_fig02P29
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — Datasheet Page 29 (p29_fig02)
Datasheet Page 29 (p29_fig02)
P58 · p58_fig011585×1726px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — FIGURE 11-1: 32-LEAD WQFN 5 MM X 5 MM PACKAGE
FIGURE 11-1: 32-LEAD WQFN 5 MM X 5 MM PACKAGE
P58 · p58_fig01P58
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — Datasheet Page 58 (p58_fig01)
Datasheet Page 58 (p58_fig01)
P59 · p59_fig012147×2339px
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — FIGURE 11-2: 32-LEAD QFN 5 MM X 5 MM PACKAGE
FIGURE 11-2: 32-LEAD QFN 5 MM X 5 MM PACKAGE
P59 · p59_fig01P59
KSZ8061RNBW-TR (QFN-32-EP(5x5)) — Datasheet Page 59 (p59_fig01)
Datasheet Page 59 (p59_fig01)

전기적 사양 & 상세 부품 사양 (KSZ8061RNBW-TR)

데이터시트에서 자동 추출된 기능 설명, 기계적 외형 치수, 공급 전압 범위 및 주변 장치 인터페이스 (KO)
표준 전자 부품 및 커넥터
상세 개요:KSZ8061RNBW-TR (QFN-32-EP(5x5)) 부품은 32핀 표준 전자 부품 및 커넥터로, 패키지 외형 치수는 5.00 × 5.00 × 0.85 mm (핀 피치 e = 0.50 mm)입니다. 동작 전압 1.8V ~ 5.5V (Theo Datasheet), 동작 온도 -40°C ~ +85°C (Industrial Grade) 및 UART, RTC/CLK 인터페이스를 지원합니다.
동작 전원 전압 범위V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
전원 핀 2mm 이내에 100nF + 10µF X7R 디커플링 커패시터 배치
동작 주위 온도 범위T_A
-40°C ~ +85°C (Industrial Grade)
산업용 등급; 최대 접합 온도 T_J(max) = +125°C
클럭 및 동작 주파수f_CLK / f_RF
DC / Broadband Passive
PDF 데이터시트 사양표에서 추출됨
정격 전류 및 소비 전력I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
핀당 최대 허용 전류 제한 준수
패키지 외형 치수 (D × E × A)D × E × A
5.00 × 5.00 × 0.85 mm (A1=0.03 mm)
패키지 패밀리: QFN (QFN-32-EP(5x5))
핀 수 및 리드 피치N / e
32 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 중심간 거리 (Span C) 정규화
내장 주변장치 인터페이스Buses
UART, RTC/CLK
회로도 심볼·2D 풋프린트·3D 모델 4방향 동기화
리플로우 및 습기 민감도IPC / MSL
IPC-7351B Level B | J-STD-020 (최대 260°C) | MSL-3
방열 패드(EPAD) 60% 분할 스텐실 개구 적용
엔지니어링 안전 경고: SMT 실장 전 실크스크린 1번 핀 챔퍼 방향을 반드시 확인하십시오.
엔지니어링 안전 경고: 방열 패드는 Ø0.3mm 써멀 비아 그리드를 통해 내층 GND 플레인에 연결하십시오.

5개 산업 표준 검증

파일 내보내기 전 자동 기하학/전기적 검증
5/5 전체 통과
IEEE-315 심볼33 개 핀 자동 버스 그룹화
OK
IPC-7351B 풋프린트33 개 패드 · 피치 0.50mm
OK
IPC-7525 60% 솔더 페이스트 개구율EPAD 3.10×3.10mm 윈도우 그리드
OK
DFM 제조 규칙 (JLCPCB / PCBWay)최소 패드 간격: 0.25mm
OK
3D STEP AP214 & GLB좌표 원점 일치 (0,0,0)
OK

실물 하드웨어 검증 & 기술 리뷰

데이터시트에서 자동 추출된 기능 설명, 기계적 외형 치수, 공급 전압 범위 및 주변 장치 인터페이스
5.00 PCB Verified

기계적 치수 및 랜드 패턴 (QFN-32-EP(5x5))

데이터시트에서 추출 및 IPC-7351B 표준화 완료
mm
패키지 본체 (D × E)Nominal
5.00 × 5.00 mm
높이 (A) & 피치 (e)IPC-7351B
A=0.85mm · e=0.50mm
패드 크기 (W × L)Level B
0.28 × 0.80 mm
핀 수 / 총 패드 수Topology
33P / 33Pad (QUAD_ROW)

권장 주변 부품 BOM 및 핀 호환 대체품 (Drop-in)

표준 응용 회로용 수동 부품 및 1:1 핀 호환 대체 부품 목록
DFM READY
부품 기호 / 대체 품번값 / 패키지역할 및 PCB 배치 규칙 (Layout Rule)
N/A
BOM
응용 회로 기준
QFN-32-EP(5x5)
정격 부하 전류에 맞는 배선 폭을 확보하고 IPC-2221 전기적 절연 간격을 준수하세요.

기술 자주 묻는 질문 (FAQ) — KSZ8061RNBW-TR (QFN-32-EP(5x5))

핀아웃, IPC-7351B 랜드 패턴 치수 및 CAD 내보내기 포맷 빠른 안내
IPC-7351B / IEEE-315

KSZ8061RNBW-TR (QFN-32-EP(5x5))의 핀아웃(Pinout) 및 전원 전압 사양은 어떻게 되나요?

MICROCHIP에서 제조한 KSZ8061RNBW-TR(QFN-32-EP(5x5) 패키지)은 핀 피치 0.50 mm의 33핀 소자입니다. 주요 핀 구성: 1 (XI: 다중화 I/O 및 주변장치 핀 XI (RTC/CLK)), 2 (XO: 다중화 I/O 및 주변장치 핀 XO (RTC/CLK)), 3 (AVDDH: 전원 공급 입력 핀 (AVDDH — 3.3V / 5.0V Standard Logic)), 4 (TXP: 다중화 I/O 및 주변장치 핀 TXP (General)), 5 (TXM: 다중화 I/O 및 주변장치 핀 TXM (General)), 6 (RXP: 다중화 I/O 및 주변장치 핀 RXP (General)).

KSZ8061RNBW-TR의 IPC-7351B 표준 PCB 풋프린트 규격 치수는 얼마인가요?

데이터시트 기계 도면 및 IPC-7351B Level B(표준 밀도)에 따라 KSZ8061RNBW-TR(QFN-32-EP(5x5)) 본체 크기는 5.00 × 5.00 mm, 피치 e = 0.50 mm이며 총 33개의 구리 패드로 구성됩니다 (중앙 방열 패드 EPAD 3.10 × 3.10 mm, IPC-7525 60% 스텐실 창 적용).

KSZ8061RNBW-TR용 KiCad(.kicad_mod, .kicad_sym), Fusion 360(.lbr) 및 3D STEP 모델은 어디서 다운로드할 수 있나요?

이 페이지에서 CERN-OHL-P-2.0 오픈 하드웨어 라이선스에 따라 검증된 KSZ8061RNBW-TR(MICROCHIP, QFN-32-EP(5x5))의 KiCad 8 풋프린트 및 기호, Autodesk Fusion 360 / Eagle(.lbr), 3D STEP AP214 & WebGL GLB 패키지를 무료로 즉시 다운로드할 수 있습니다.

정적 참조 부록: 핀아웃 테이블 (33 핀) 및 KSZ8061 제품군 변형정적 표 펼치기
핀 번호 (Pin #)신호명 (Signal Name)전기적 유형 (Type)기능 설명 및 회로 설계 유의사항
1XIDigital_IO신호 단자 XI (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): XI. 지원 버스 프로토콜: RTC/CLK.
2XODigital_IO신호 단자 XO (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): XO. 지원 버스 프로토콜: RTC/CLK.
3AVDDHPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (AVDDH, 최대 정격: 5.5V)입니다.
4TXPDigital_IO신호 단자 TXP (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXP. 지원 버스 프로토콜: General.
5TXMDigital_IO신호 단자 TXM (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXM. 지원 버스 프로토콜: General.
6RXPDigital_IO신호 단자 RXP (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXP. 지원 버스 프로토콜: General.
7RXMDigital_IO신호 단자 RXM (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXM. 지원 버스 프로토콜: General.
8AVDDLPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (AVDDL, 최대 정격: 5.5V)입니다.
9VDDLPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (VDDL, 최대 정격: 5.5V)입니다.
10MDIOOpen_Drain신호 단자 MDIO (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): MDIO. 지원 버스 프로토콜: General.
11MDCDigital_IO신호 단자 MDC (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): MDC. 지원 버스 프로토콜: General.
12RXER/QWFDigital_IO신호 단자 RXER/QWF (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXER/QWF. 지원 버스 프로토콜: General.
13RXDV/ CONFIG2Digital_IO신호 단자 RXDV/ CONFIG2 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXDV/ CONFIG2. 지원 버스 프로토콜: UART.
14RXD3/ PHYAD0Digital_IO신호 단자 RXD3/ PHYAD0 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXD3/ PHYAD0. 지원 버스 프로토콜: UART.
15VDDIOPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (VDDIO, 최대 정격: 5.5V)입니다.
16RXD2/ PHYAD1Digital_IO신호 단자 RXD2/ PHYAD1 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXD2/ PHYAD1. 지원 버스 프로토콜: UART.
17RXD1/ PHYAD2Digital_IO신호 단자 RXD1/ PHYAD2 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXD1/ PHYAD2. 지원 버스 프로토콜: UART.
18RXD0/ AUTONEGDigital_IO신호 단자 RXD0/ AUTONEG (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXD0/ AUTONEG. 지원 버스 프로토콜: UART.
19RXC/ CONFIG0Digital_IO신호 단자 RXC/ CONFIG0 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): RXC/ CONFIG0. 지원 버스 프로토콜: General.
20TXCDigital_IO신호 단자 TXC (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXC. 지원 버스 프로토콜: General.
21TXENDigital_IO신호 단자 TXEN (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXEN. 지원 버스 프로토콜: General.
22TXD0Digital_IO신호 단자 TXD0 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXD0. 지원 버스 프로토콜: UART.
23TXD1Digital_IO신호 단자 TXD1 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXD1. 지원 버스 프로토콜: UART.
24LED0Digital_IO신호 단자 LED0 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): LED0. 지원 버스 프로토콜: General.
25TXD2Digital_IO신호 단자 TXD2 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXD2. 지원 버스 프로토콜: UART.
26TXD3Digital_IO신호 단자 TXD3 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): TXD3. 지원 버스 프로토콜: UART.
27CRS/ CONFIG1Digital_IO신호 단자 CRS/ CONFIG1 (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): CRS/ CONFIG1. 지원 버스 프로토콜: General.
28RESET#Digital_IO로우 액티브 하드웨어 리셋 단자 (RESET#): Low로 당기면 코어 및 모든 주변장치가 초기화됩니다.
29INTRP/ NAND Tree#_Open_Drain신호 단자 INTRP/ NAND Tree#_ (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): INTRP/ NAND Tree#_. 지원 버스 프로토콜: General.
30VDDLPower_In3.3V / 5.0V Standard Logic 전압 도메인에서 동작하는 주 전원 입력 단자 (VDDL, 최대 정격: 5.5V)입니다.
31REXTDigital_IO신호 단자 REXT (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): REXT. 지원 버스 프로토콜: General.
32SIGDETDigital_IO신호 단자 SIGDET (방향: I/O, 전압 도메인: 3.3V / 5.0V Standard Logic). 다중화 대체 기능 (Alternate Functions): SIGDET. 지원 버스 프로토콜: General.
33EPGND패키지 하단 노출 방열 패드 (EP)로, 주요 열 방출 경로와 저인덕턴스 0V 접지 귀환 경로를 제공합니다.
탐색부품패키지제조사업로드