Mechanische Abmessungen & Land Pattern (DFN-10-EP(2x2))
Aus dem Datenblatt extrahiert & nach IPC-7351B normiertEmpfohlene Peripherie-BOM & Pin-kompatible Ersatztypen (Drop-in)
Passive Begleitbauteile gemäß Referenzschaltung sowie 1:1 pin-kompatible Alternativen| Bauteilbezeichner / Ersatz-MPN | Wert / Gehäuse | Funktion & PCB-Layout-Regel |
|---|---|---|
| N/A BOM | Gemäß Applikationsschaltung DFN-10-EP(2x2) | Leiterbahnbreiten für Nennstrom dimensionieren und IPC-2221 Isolationsabstände einhalten. |
Häufig gestellte technische Fragen (FAQ) — CH224Q (DFN-10-EP(2x2))
Schnellantworten zu Pinbelegung, IPC-7351B Land-Pattern-Abmessungen und CAD-ExportformatenWie lautet die Pinbelegung (Pinout) und Versorgungsspannung des CH224Q (DFN-10-EP(2x2))?
Das Bauteil CH224Q von WCH im DFN-10-EP(2x2)-Gehäuse besitzt 11 Pins mit einem Rastermaß (Pitch) von 0.40 mm. Wichtige Pins: 1 (VDD: Versorgungsspannungseingang (VDD — 3.3V / 5.0V Standard Logic)), 2 (GND: Masseanschluss (GND)), 3 (PG: Multiplex-I/O- & Peripherie-Pin PG (General)), 4 (DP: Multiplex-I/O- & Peripherie-Pin DP (General)), 5 (DM: Multiplex-I/O- & Peripherie-Pin DM (General)), 6 (CFG: Multiplex-I/O- & Peripherie-Pin CFG (General)).
Welche IPC-7351B Land-Pattern-Abmessungen hat der CH224Q?
Gemäß Datenblatt und IPC-7351B (Density Level B Nominal) betragen die Gehäusemaße des CH224Q (DFN-10-EP(2x2)) 2.00 × 2.00 mm bei einem Pitch e = 0.40 mm und 11 Kupfer-Pads sowie einem zentralen Thermal Pad (EPAD) von 1.40 × 0.90 mm mit 60% Pastenfenster nach IPC-7525.
Wo können KiCad (.kicad_mod, .kicad_sym), Fusion 360 (.lbr) und 3D-STEP-Modelle für CH224Q heruntergeladen werden?
Auf dieser Seite können Sie das vollständig verifizierte CAD-Bibliothekspaket für CH224Q (WCH, DFN-10-EP(2x2)) unter der Open-Hardware-Lizenz CERN-OHL-P-2.0 kostenlos herunterladen: KiCad 8 Footprint (.kicad_mod), Schaltplansymbol (.kicad_sym), Fusion 360 / Eagle (.lbr) und 3D STEP AP214 / WebGL GLB.
Statischer Referenzanhang: Pinbelegungstabelle (11 Pins) & CH221 / CH224 VariantenStatische Tabelle aufklappen
| Pin-Nr. | Signalname | Elektrischer Typ | Funktionsbeschreibung & Schaltungshinweise |
|---|---|---|---|
| 1 | VDD | Power_In | Positiver Versorgungseingang (VDD) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V). |
| 2 | GND | GND | Elektrischer 0V-Masserückführungsanschluss (GND) für Kernlogik, I/O-Treiber und Analogblöcke. |
| 3 | PG | Digital_IO | Signalanschluss PG (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: PG. Unterstützte Bus-Schnittstellen: General. |
| 4 | DP | Digital_IO | Signalanschluss DP (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DP. Unterstützte Bus-Schnittstellen: General. |
| 5 | DM | Digital_IO | Signalanschluss DM (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: DM. Unterstützte Bus-Schnittstellen: General. |
| 6 | CFG | Digital_IO | Signalanschluss CFG (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: CFG. Unterstützte Bus-Schnittstellen: General. |
| 7 | VDD | Power_In | Positiver Versorgungseingang (VDD) im Spannungsbereich 3.3V / 5.0V Standard Logic (Max. 5.5V). |
| 8 | IO0 | Digital_IO | GPIO0 / RTC_GPIO0 (Chip Boot Mode Strapping Pin) |
| 9 | CFG1 I | Digital_IO | Signalanschluss CFG1 I (Richtung: I/O, Spannungsbereich: 3.3V / 5.0V Standard Logic). Alternative Multiplex-Funktionen: CFG1 I. Unterstützte Bus-Schnittstellen: General. |
| 10 | IO5 | Digital_IO | GPIO5 / RTC_GPIO5 / TOUCH5 / ADC1_CH4 |
| 11 | EP | GND | Freiliegendes Boden-Wärmeleitpad (EP) zur primären Wärmeableitung in die Leiterplatte sowie als niederinduktiver 0V-Masserückleiter. |