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TPS5430DDAR (SOIC-8-EP) — Symbol, Footprint IPC-7351B & 3D STEP Model

TPS5430DDAR

TIID: C9864SOIC-8-EP · 9 ピン · Pitch 1.27mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · TPS5430DDAR (SOIC-8-EP)1BOOT2NC3NC4VSENSE5ENA9PowerPAD8PH7VIN6GNDGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.812.77.62.5-2.5-7.6-12.7mm
2. 2Dフットプリント
123456789E=3.90mm · Pitch e=1.27mmD=4.90mm-5-4-3-2-101234543210-1-2-3-4mm
3. 3Dモデル
パッケージ外形: 3.90mm × 4.90mm · ピッチ: 1.27mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (9/9)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1BOOTI/OマルチプレクスI/O・ペリフェラル端子 BOOT (General)
2NCI/OマルチプレクスI/O・ペリフェラル端子 NC (General)
3NCI/OマルチプレクスI/O・ペリフェラル端子 NC (General)
4VSENSEI/OマルチプレクスI/O・ペリフェラル端子 VSENSE (General)
5ENAI/OマルチプレクスI/O・ペリフェラル端子 ENA (General)
6GNDGNDグラウンド基準端子 (GND)
7VINPower電源供給入力 (VIN — 5.5 V to 36 V)
8PHI/OマルチプレクスI/O・ペリフェラル端子 PH (General)
9PowerPADI/OマルチプレクスI/O・ペリフェラル端子 PowerPAD (General)
PIN 1 BOOT
I/O
マルチプレクスI/O・ペリフェラル端子 BOOT (General)
設計上の注意点: Signal terminal BOOT (I/O, 5.5 V to 36 V domain). Multiplexed alternate functions: BOOT. Supported peripheral buses: General.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 23 抽出図面)

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PDF VIEWERメーカー公式データシート: TPS5430DDAR (TI · SOIC-8-EP)
下の埋め込み PDF ビューア内でスクロールやキーワード検索 (Ctrl+F) が可能です
1. 実装3D外観モデルREPRESENTATIVE
TPS5430DDAR (SOIC-8-EP) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
TPS5430DDAR (SOIC-8-EP) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (9ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
TPS5430DDAR (SOIC-8-EP) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
TPS5430DDAR (SOIC-8-EP) - 4. パッケージ外形寸法図 (D×E×A)
SOIC-8-EP · 3.90×4.90mm · ピッチ 1.27mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
TPS5430DDAR (SOIC-8-EP) - 5. 推奨PCBフットプリント
IPC-7351B パッド (9 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
TPS5430DDAR (SOIC-8-EP) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (23 点 · 1/2 ページ)
TPS5430 シリーズの切り抜きなし原本図面 23 点中 1–12 点目を表示
P1 · p01_fig012254×1198px
TPS5430DDAR (SOIC-8-EP) — TPS5431 5.5 V to 23 V
TPS5431 5.5 V to 23 V
P3 · p03_fig011362×992px
TPS5430DDAR (SOIC-8-EP) — 5 Pin Configuration and Functions
5 Pin Configuration and Functions
P3 · p03_fig01P3
TPS5430DDAR (SOIC-8-EP) — Datasheet Page 3 (p03_fig01)
Datasheet Page 3 (p03_fig01)
P13 · p13_fig012612×938px
TPS5430DDAR (SOIC-8-EP) — Figure 9. Application Circuit, 12 V Input to 5.0 V Output
Figure 9. Application Circuit, 12 V Input to 5.0 V Output
P13 · p13_fig022934×649px
TPS5430DDAR (SOIC-8-EP) — Figure 9. Application Circuit, 12 V Input to 5.0 V Output
Figure 9. Application Circuit, 12 V Input to 5.0 V Output
P21 · p21_fig012730×975px
TPS5430DDAR (SOIC-8-EP) — Figure 17. 10 V– 35 V Input to 5 V Output Application Circuit
Figure 17. 10 V– 35 V Input to 5 V Output Application Circuit
P21 · p21_fig022934×649px
TPS5430DDAR (SOIC-8-EP) — Figure 17. 10 V– 35 V Input to 5 V Output Application Circuit
Figure 17. 10 V– 35 V Input to 5 V Output Application Circuit
P22 · p22_fig012737×914px
TPS5430DDAR (SOIC-8-EP) — Figure 18. 9 V – 21 V Input to 5 V Output Application Circuit
Figure 18. 9 V – 21 V Input to 5 V Output Application Circuit
P22 · p22_fig022934×650px
TPS5430DDAR (SOIC-8-EP) — Figure 18. 9 V – 21 V Input to 5 V Output Application Circuit
Figure 18. 9 V – 21 V Input to 5 V Output Application Circuit
P22 · p22_fig01P22
TPS5430DDAR (SOIC-8-EP) — Datasheet Page 22 (p22_fig01)
Datasheet Page 22 (p22_fig01)
P23 · p23_fig01P23
TPS5430DDAR (SOIC-8-EP) — Datasheet Page 23 (p23_fig01)
Datasheet Page 23 (p23_fig01)
P28 · p28_fig012564×2653px
TPS5430DDAR (SOIC-8-EP) — PACKAGE OUTLINE
PACKAGE OUTLINE
1 / 2 ページ (23 点の抽出図面)

電気仕様 & 部品詳細スペック (TPS5430DDAR)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:TPS5430DDAR (SOIC-8-EP) は 8 ピンの標準電子部品・コネクタで、パッケージ外形は 4.90 × 3.90 × 1.70 mm（ピンピッチ e = 1.27 mm）です。動作電源電圧 5.5 V to 36 V、動作温度範囲 40°C to 125°C、PWM インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
5.5 V to 36 V
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
40°C to 125°C
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
500 kHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
4.90 × 3.90 × 1.70 mm (A1=0.00 mm)
パッケージ系列: SOIC (SOIC-8-EP)
ピン数・リードピッチN / e
8 Pins | Pitch e = 1.27 mm (50.0 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
PWM
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル9 ピン自動バス分類
OK
IPC-7351B フットプリント9 パッド · ピッチ 1.27mm
OK
IPC-7525 60% はんだペースト開口EPAD 2.40×3.10mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (SOIC-8-EP)

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
4.90 × 3.90 mm
全高 (A) & ピッチ (e)IPC-7351B
A=1.70mm · e=1.27mm
パッド寸法 (W × L)Level B
0.60 × 1.55 mm
ピン数 / 総パッド数Topology
9P / 9Pad (DUAL_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
SOIC-8-EP
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — TPS5430DDAR (SOIC-8-EP)

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

TPS5430DDAR (SOIC-8-EP) のピン配置 (Pinout) および電源電圧仕様は？

TI 製 TPS5430DDAR (SOIC-8-EP パッケージ) は全 9 ピン構成で、ピンピッチは 1.27 mm、動作電源電圧範囲 VCC は 5.5 V to 36 V です。主なピン：1 (BOOT: マルチプレクスI/O・ペリフェラル端子 BOOT (General)), 2 (NC: マルチプレクスI/O・ペリフェラル端子 NC (General)), 3 (NC: マルチプレクスI/O・ペリフェラル端子 NC (General)), 4 (VSENSE: マルチプレクスI/O・ペリフェラル端子 VSENSE (General)), 5 (ENA: マルチプレクスI/O・ペリフェラル端子 ENA (General)), 6 (GND: グラウンド基準端子 (GND))。

TPS5430DDAR の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、TPS5430DDAR (SOIC-8-EP) の本体外形は 3.90 × 4.90 mm、ピッチ e = 1.27 mm、合計 9 パッドで構成されています（中央放熱パッド EPAD 2.40 × 3.10 mm、IPC-7525 60% 開口ペーストマスク付き）。

TPS5430DDAR の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの TPS5430DDAR (TI, SOIC-8-EP) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (9 ピン) & TPS5430 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1BOOTDigital_IO信号端子 BOOT（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: BOOT。対応バス/インターフェース: General。
2NCDigital_IO信号端子 NC（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
3NCDigital_IO信号端子 NC（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
4VSENSEDigital_IO信号端子 VSENSE（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: VSENSE。対応バス/インターフェース: General。
5ENADigital_IO信号端子 ENA（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: ENA。対応バス/インターフェース: General。
6GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
7VINPower_In5.5 V to 36 V 電源ドメインで動作する正電源入力端子 (VIN、最大定格: 36.0V) です。
8PHDigital_IO信号端子 PH（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: PH。対応バス/インターフェース: General。
9PowerPADDigital_IO信号端子 PowerPAD（方向: I/O、電圧域: 5.5 V to 36 V）。多重化オルタネート機能: PowerPAD。対応バス/インターフェース: General。
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