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LE9643AQCT (QFN-36(4x6)) — Symbol, Footprint IPC-7351B & 3D STEP Model

LE9643AQCT

MICROCHIPID: C3679042QFN-36(4x6) · 37 ピン · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · LE9643AQCT (QFN-36(4x6))1VDDSW2DVDD3SWOUTY4FS/ZSYNC5DXA/ZMISO6DRA/ZMOSI7PCLK/ZCLK8DVDD1V29VDDHPI10ZSI#11INT#12DCLK13DIN14DOUT15CS#16VS/IO17IREF18RSVD19RSVD37EP36SWISY35SWCMPY34SWVSY33LFC32RDC31TDC30RAC29TAC28IHL27VREF26RTV25AVDD24RSN123VBAT122TIPD121RINGD120RSVDGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.830.525.420.315.210.25.10-5.1-10.2-15.2-20.3-25.4-30.5mm
2. 2Dフットプリント
12345678910111213141516171825262728293031323334353619202122232437E=4.00mm · Pitch e=0.40mmD=6.00mm-5-4-3-2-1012345543210-1-2-3-4-5mm
3. 3Dモデル
パッケージ外形: 4.00mm × 6.00mm · ピッチ: 0.40mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (37/37)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1VDDSWPower電源供給入力 (VDDSW — 3.3V / 5.0V Standard Logic)
2DVDDPower電源供給入力 (DVDD — 3.3V / 5.0V Standard Logic)
3SWOUTYI/OマルチプレクスI/O・ペリフェラル端子 SWOUTY (General)
4FS/ZSYNCI/OマルチプレクスI/O・ペリフェラル端子 FS/ZSYNC (General)
5DXA/ZMISOI/OマルチプレクスI/O・ペリフェラル端子 DXA/ZMISO (General)
6DRA/ZMOSII/OマルチプレクスI/O・ペリフェラル端子 DRA/ZMOSI (General)
7PCLK/ZCLKI/OマルチプレクスI/O・ペリフェラル端子 PCLK/ZCLK (General)
8DVDD1V2Power電源供給入力 (DVDD1V2 — 3.3V / 5.0V Standard Logic)
9VDDHPIPower電源供給入力 (VDDHPI — 3.3V / 5.0V Standard Logic)
10ZSI#I/OマルチプレクスI/O・ペリフェラル端子 ZSI# (General)
11INT#I/OマルチプレクスI/O・ペリフェラル端子 INT# (General)
12DCLKI/OマルチプレクスI/O・ペリフェラル端子 DCLK (General)
13DINI/OマルチプレクスI/O・ペリフェラル端子 DIN (General)
14DOUTI/OマルチプレクスI/O・ペリフェラル端子 DOUT (General)
15CS#I/OマルチプレクスI/O・ペリフェラル端子 CS# (General)
16VS/IOI/OマルチプレクスI/O・ペリフェラル端子 VS/IO (General)
17IREFI/OマルチプレクスI/O・ペリフェラル端子 IREF (General)
18RSVDI/OマルチプレクスI/O・ペリフェラル端子 RSVD (General)
19RSVDI/OマルチプレクスI/O・ペリフェラル端子 RSVD (General)
20RSVDI/OマルチプレクスI/O・ペリフェラル端子 RSVD (General)
21RINGD1I/OマルチプレクスI/O・ペリフェラル端子 RINGD1 (General)
22TIPD1I/OマルチプレクスI/O・ペリフェラル端子 TIPD1 (General)
23VBAT1Power電源供給入力 (VBAT1 — 3.3V / 5.0V Standard Logic)
24RSN1I/OマルチプレクスI/O・ペリフェラル端子 RSN1 (General)
25AVDDPower電源供給入力 (AVDD — 3.3V / 5.0V Standard Logic)
26RTVI/OマルチプレクスI/O・ペリフェラル端子 RTV (General)
27VREFAnalogマルチプレクスI/O・ペリフェラル端子 VREF (General)
28IHLI/OマルチプレクスI/O・ペリフェラル端子 IHL (General)
29TACI/OマルチプレクスI/O・ペリフェラル端子 TAC (General)
30RACI/OマルチプレクスI/O・ペリフェラル端子 RAC (General)
31TDCI/OマルチプレクスI/O・ペリフェラル端子 TDC (General)
32RDCI/OマルチプレクスI/O・ペリフェラル端子 RDC (General)
33LFCI/OマルチプレクスI/O・ペリフェラル端子 LFC (General)
34SWVSYI/OマルチプレクスI/O・ペリフェラル端子 SWVSY (General)
35SWCMPYI/OマルチプレクスI/O・ペリフェラル端子 SWCMPY (General)
36SWISYI/OマルチプレクスI/O・ペリフェラル端子 SWISY (General)
37EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 VDDSW
Power
電源供給入力 (VDDSW — 3.3V / 5.0V Standard Logic)
設計上の注意点: Primary positive power supply input (VDDSW) operating in the 3.3V / 5.0V Standard Logic domain (Max rating: 5.5V).
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 5 抽出図面)

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PDF VIEWERメーカー公式データシート: LE9643AQCT (MICROCHIP · QFN-36(4x6))
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1. 実装3D外観モデルREPRESENTATIVE
LE9643AQCT (QFN-36(4x6)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
LE9643AQCT (QFN-36(4x6)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (37ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
LE9643AQCT (QFN-36(4x6)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
LE9643AQCT (QFN-36(4x6)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-36(4x6) · 4.00×6.00mm · ピッチ 0.40mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
LE9643AQCT (QFN-36(4x6)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (37 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
LE9643AQCT (QFN-36(4x6)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (5 点 · 1/1 ページ)
LE9643 シリーズの切り抜きなし原本図面 5 点中 1–5 点目を表示
P7 · p07_fig01パッケージ完全一致
LE9643AQCT (QFN-36(4x6)) — Figure 4 - Le9643/Le9653 Device Pin Out (36-Pin QFN) - Top View
Figure 4 - Le9643/Le9653 Device Pin Out (36-Pin QFN) - Top View
P1 · p01_fig01960×1163px
LE9643AQCT (QFN-36(4x6)) — Figure 1 - Le9643/Le9653 Block Diagram
Figure 1 - Le9643/Le9653 Block Diagram
P2 · p02_fig011888×810px
LE9643AQCT (QFN-36(4x6)) — Figure 1 - Le9643/Le9653 Solution Diagram
Figure 1 - Le9643/Le9653 Solution Diagram
P6 · p06_fig011911×1730px
LE9643AQCT (QFN-36(4x6)) — Figure 3 shows a typical line interface circuit for the Le9643/53. The ZSI control interface is illustrated. Consult Microsemi for the most recent reference design.
Figure 3 shows a typical line interface circuit for the Le9643/53. The ZSI control interface is illustrated. Consult Microsemi for the most recent reference design.
P9 · p09_fig01451×338px
LE9643AQCT (QFN-36(4x6)) — _ Microsemi.
_ Microsemi.

電気仕様 & 部品詳細スペック (LE9643AQCT)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:LE9643AQCT (QFN-36(4x6)) は 36 ピンの標準電子部品・コネクタで、パッケージ外形は 6.00 × 4.00 × 0.90 mm（ピンピッチ e = 0.40 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C to +85°C、SPI インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C to +85°C
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
6.00 × 4.00 × 0.90 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-36(4x6))
ピン数・リードピッチN / e
36 Pins | Pitch e = 0.40 mm (15.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
SPI
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル37 ピン自動バス分類
OK
IPC-7351B フットプリント37 パッド · ピッチ 0.40mm
OK
IPC-7525 60% はんだペースト開口EPAD 4.80×2.80mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (QFN-36(4x6))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
6.00 × 4.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.90mm · e=0.40mm
パッド寸法 (W × L)Level B
0.20 × 0.50 mm
ピン数 / 総パッド数Topology
37P / 37Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
QFN-36(4x6)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — LE9643AQCT (QFN-36(4x6))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

LE9643AQCT (QFN-36(4x6)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 LE9643AQCT (QFN-36(4x6) パッケージ) は全 37 ピン構成で、ピンピッチは 0.40 mm です。主なピン：1 (VDDSW: 電源供給入力 (VDDSW — 3.3V / 5.0V Standard Logic)), 2 (DVDD: 電源供給入力 (DVDD — 3.3V / 5.0V Standard Logic)), 3 (SWOUTY: マルチプレクスI/O・ペリフェラル端子 SWOUTY (General)), 4 (FS/ZSYNC: マルチプレクスI/O・ペリフェラル端子 FS/ZSYNC (General)), 5 (DXA/ZMISO: マルチプレクスI/O・ペリフェラル端子 DXA/ZMISO (General)), 6 (DRA/ZMOSI: マルチプレクスI/O・ペリフェラル端子 DRA/ZMOSI (General))。

LE9643AQCT の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、LE9643AQCT (QFN-36(4x6)) の本体外形は 4.00 × 6.00 mm、ピッチ e = 0.40 mm、合計 37 パッドで構成されています（中央放熱パッド EPAD 4.80 × 2.80 mm、IPC-7525 60% 開口ペーストマスク付き）。

LE9643AQCT の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの LE9643AQCT (MICROCHIP, QFN-36(4x6)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (37 ピン) & LE9643 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1VDDSWPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDSW、最大定格: 5.5V) です。
2DVDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (DVDD、最大定格: 5.5V) です。
3SWOUTYDigital_IO信号端子 SWOUTY（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SWOUTY。対応バス/インターフェース: General。
4FS/ZSYNCDigital_IO信号端子 FS/ZSYNC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: FS/ZSYNC。対応バス/インターフェース: General。
5DXA/ZMISODigital_IO信号端子 DXA/ZMISO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DXA/ZMISO。対応バス/インターフェース: General。
6DRA/ZMOSIDigital_IO信号端子 DRA/ZMOSI（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DRA/ZMOSI。対応バス/インターフェース: General。
7PCLK/ZCLKDigital_IO信号端子 PCLK/ZCLK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PCLK/ZCLK。対応バス/インターフェース: General。
8DVDD1V2Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (DVDD1V2、最大定格: 5.5V) です。
9VDDHPIPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDDHPI、最大定格: 5.5V) です。
10ZSI#Digital_IO信号端子 ZSI#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: ZSI#。対応バス/インターフェース: General。
11INT#Digital_IO信号端子 INT#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: INT#。対応バス/インターフェース: General。
12DCLKDigital_IO信号端子 DCLK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DCLK。対応バス/インターフェース: General。
13DINDigital_IO信号端子 DIN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DIN。対応バス/インターフェース: General。
14DOUTDigital_IO信号端子 DOUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DOUT。対応バス/インターフェース: General。
15CS#Digital_IO信号端子 CS#（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CS#。対応バス/インターフェース: General。
16VS/IODigital_IO信号端子 VS/IO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VS/IO。対応バス/インターフェース: General。
17IREFDigital_IO信号端子 IREF（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: IREF。対応バス/インターフェース: General。
18RSVDNC信号端子 RSVD（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RSVD。対応バス/インターフェース: General。
19RSVDNC信号端子 RSVD（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RSVD。対応バス/インターフェース: General。
20RSVDNC信号端子 RSVD（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RSVD。対応バス/インターフェース: General。
21RINGD1Digital_IO信号端子 RINGD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RINGD1。対応バス/インターフェース: General。
22TIPD1Digital_IO信号端子 TIPD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TIPD1。対応バス/インターフェース: General。
23VBAT1Power_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VBAT1、最大定格: 5.5V) です。
24RSN1Digital_IO信号端子 RSN1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RSN1。対応バス/インターフェース: General。
25AVDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (AVDD、最大定格: 5.5V) です。
26RTVDigital_IO信号端子 RTV（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RTV。対応バス/インターフェース: General。
27VREFAnalog信号端子 VREF（方向: Analog、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VREF。対応バス/インターフェース: General。
28IHLDigital_IO信号端子 IHL（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: IHL。対応バス/インターフェース: General。
29TACDigital_IO信号端子 TAC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TAC。対応バス/インターフェース: General。
30RACDigital_IO信号端子 RAC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RAC。対応バス/インターフェース: General。
31TDCDigital_IO信号端子 TDC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: TDC。対応バス/インターフェース: General。
32RDCDigital_IO信号端子 RDC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: RDC。対応バス/インターフェース: General。
33LFCDigital_IO信号端子 LFC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LFC。対応バス/インターフェース: General。
34SWVSYDigital_IO信号端子 SWVSY（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SWVSY。対応バス/インターフェース: General。
35SWCMPYDigital_IO信号端子 SWCMPY（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SWCMPY。対応バス/インターフェース: General。
36SWISYDigital_IO信号端子 SWISY（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SWISY。対応バス/インターフェース: General。
37EPGNDパッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
探索部品パッケージメーカーアップロード