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ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — Symbol, Footprint IPC-7351B & 3D STEP Model

ATXMEGA32E5-M4U

MICROCHIPID: C219061QFN-32-EP(5x5) · 33 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · ATXMEGA32E5-M4U (QFN-32-EP(5x5))1GND2PA43PA34PA25PA16PA07PDI8PDI/#REST9PC710PC611PC512PC413PC314PC215PC116PC017VCC33EP32AVCC31PA530PA629PA728PD027PD126PD225PD324PD423PD522PD621PD720PR019PR118GNDGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.827.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9mm
2. 2Dフットプリント
123456789101112131415161718192021222324252627282930313233E=5.00mm · Pitch e=0.50mmD=5.00mm-5-4-3-2-1012345543210-1-2-3-4-5mm
3. 3Dモデル
パッケージ外形: 5.00mm × 5.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (33/33)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1GNDGNDグラウンド基準端子 (GND)
2PA4I/OマルチプレクスI/O・ペリフェラル端子 PA4 (General)
3PA3I/OマルチプレクスI/O・ペリフェラル端子 PA3 (General)
4PA2I/OマルチプレクスI/O・ペリフェラル端子 PA2 (General)
5PA1I/OマルチプレクスI/O・ペリフェラル端子 PA1 (General)
6PA0I/OマルチプレクスI/O・ペリフェラル端子 PA0 (General)
7PDII/OマルチプレクスI/O・ペリフェラル端子 PDI (General)
8PDI/#RESTI/OマルチプレクスI/O・ペリフェラル端子 PDI/#REST (General)
9PC7I/OマルチプレクスI/O・ペリフェラル端子 PC7 (General)
10PC6I/OマルチプレクスI/O・ペリフェラル端子 PC6 (General)
11PC5I/OマルチプレクスI/O・ペリフェラル端子 PC5 (General)
12PC4I/OマルチプレクスI/O・ペリフェラル端子 PC4 (General)
13PC3I/OマルチプレクスI/O・ペリフェラル端子 PC3 (General)
14PC2I/OマルチプレクスI/O・ペリフェラル端子 PC2 (General)
15PC1I/OマルチプレクスI/O・ペリフェラル端子 PC1 (General)
16PC0I/OマルチプレクスI/O・ペリフェラル端子 PC0 (General)
17VCCPower電源供給入力 (VCC — 3.3V / 5.0V Standard Logic)
18GNDGNDグラウンド基準端子 (GND)
19PR1I/OマルチプレクスI/O・ペリフェラル端子 PR1 (General)
20PR0I/OマルチプレクスI/O・ペリフェラル端子 PR0 (General)
21PD7I/OマルチプレクスI/O・ペリフェラル端子 PD7 (General)
22PD6I/OマルチプレクスI/O・ペリフェラル端子 PD6 (General)
23PD5I/OマルチプレクスI/O・ペリフェラル端子 PD5 (General)
24PD4I/OマルチプレクスI/O・ペリフェラル端子 PD4 (General)
25PD3I/OマルチプレクスI/O・ペリフェラル端子 PD3 (General)
26PD2I/OマルチプレクスI/O・ペリフェラル端子 PD2 (General)
27PD1I/OマルチプレクスI/O・ペリフェラル端子 PD1 (General)
28PD0I/OマルチプレクスI/O・ペリフェラル端子 PD0 (General)
29PA7I/OマルチプレクスI/O・ペリフェラル端子 PA7 (General)
30PA6I/OマルチプレクスI/O・ペリフェラル端子 PA6 (General)
31PA5I/OマルチプレクスI/O・ペリフェラル端子 PA5 (General)
32AVCCPower電源供給入力 (AVCC — 3.3V / 5.0V Standard Logic)
33EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 GND
GND
グラウンド基準端子 (GND)
設計上の注意点: 0V electrical ground return terminal (GND) for internal core logic, I/O drivers, and analog sub-blocks.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 7 抽出図面)

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PDF VIEWERメーカー公式データシート: ATXMEGA32E5-M4U (MICROCHIP · QFN-32-EP(5x5))
下の埋め込み PDF ビューア内でスクロールやキーワード検索 (Ctrl+F) が可能です
1. 実装3D外観モデルREPRESENTATIVE
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (33ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 4. パッケージ外形寸法図 (D×E×A)
QFN-32-EP(5x5) · 5.00×5.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (33 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (7 点 · 1/1 ページ)
ATXMEGA32E5 シリーズの切り抜きなし原本図面 7 点中 1–7 点目を表示
P4 · p04_fig011981×2068px
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — Notes: 1. For full details on pinout and alternate pin functions refer to “Pinout and Pin Functions” on page 57.
Notes: 1. For full details on pinout and alternate pin functions refer to “Pinout and Pin Functions” on page 57.
P21 · p21_fig011862×1798px
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — Figure 11-1. The Clock System, Clock Sources, and Clock Distribution
Figure 11-1. The Clock System, Clock Sources, and Clock Distribution
P21 · p21_fig01P21
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — Datasheet Page 21 (p21_fig01)
Datasheet Page 21 (p21_fig01)
P57 · p57_fig012040×505px
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — 32.1.4 Timer/Counter and WEX Functions
32.1.4 Timer/Counter and WEX Functions
P57 · p57_fig022039×574px
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — 57 XMEGA E5 [DATASHEET]
57 XMEGA E5 [DATASHEET]
P68 · p68_fig012038×2425px
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — 68 XMEGA E5 [DATASHEET]
68 XMEGA E5 [DATASHEET]
P68 · p68_fig01P68
ATXMEGA32E5-M4U (QFN-32-EP(5x5)) — Datasheet Page 68 (p68_fig01)
Datasheet Page 68 (p68_fig01)

電気仕様 & 部品詳細スペック (ATXMEGA32E5-M4U)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:ATXMEGA32E5-M4U (QFN-32-EP(5x5)) は 32 ピンの標準電子部品・コネクタで、パッケージ外形は 5.00 × 5.00 × 1.00 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、UART, SPI, I2C, ADC, PWM インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
8MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
5.00 × 5.00 × 1.00 mm (A1=0.03 mm)
パッケージ系列: QFN (QFN-32-EP(5x5))
ピン数・リードピッチN / e
32 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
UART, SPI, I2C, ADC, PWM
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル33 ピン自動バス分類
OK
IPC-7351B フットプリント33 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 3.50×3.50mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (QFN-32-EP(5x5))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
5.00 × 5.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=1.00mm · e=0.50mm
パッド寸法 (W × L)Level B
0.28 × 0.80 mm
ピン数 / 総パッド数Topology
33P / 33Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
Per application circuit
QFN-32-EP(5x5)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — ATXMEGA32E5-M4U (QFN-32-EP(5x5))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

ATXMEGA32E5-M4U (QFN-32-EP(5x5)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 ATXMEGA32E5-M4U (QFN-32-EP(5x5) パッケージ) は全 33 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (GND: グラウンド基準端子 (GND)), 2 (PA4: マルチプレクスI/O・ペリフェラル端子 PA4 (General)), 3 (PA3: マルチプレクスI/O・ペリフェラル端子 PA3 (General)), 4 (PA2: マルチプレクスI/O・ペリフェラル端子 PA2 (General)), 5 (PA1: マルチプレクスI/O・ペリフェラル端子 PA1 (General)), 6 (PA0: マルチプレクスI/O・ペリフェラル端子 PA0 (General))。

ATXMEGA32E5-M4U の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、ATXMEGA32E5-M4U (QFN-32-EP(5x5)) の本体外形は 5.00 × 5.00 mm、ピッチ e = 0.50 mm、合計 33 パッドで構成されています（中央放熱パッド EPAD 3.50 × 3.50 mm、IPC-7525 60% 開口ペーストマスク付き）。

ATXMEGA32E5-M4U の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの ATXMEGA32E5-M4U (MICROCHIP, QFN-32-EP(5x5)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (33 ピン) & ATXMEGA32E5 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
2PA4Digital_IO信号端子 PA4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA4。対応バス/インターフェース: General。
3PA3Digital_IO信号端子 PA3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA3。対応バス/インターフェース: General。
4PA2Digital_IO信号端子 PA2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA2。対応バス/インターフェース: General。
5PA1Digital_IO信号端子 PA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA1。対応バス/インターフェース: General。
6PA0Digital_IO信号端子 PA0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA0。対応バス/インターフェース: General。
7PDIDigital_IO信号端子 PDI（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PDI。対応バス/インターフェース: General。
8PDI/#RESTDigital_IO信号端子 PDI/#REST（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PDI/#REST。対応バス/インターフェース: General。
9PC7Digital_IO信号端子 PC7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC7。対応バス/インターフェース: General。
10PC6Digital_IO信号端子 PC6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC6。対応バス/インターフェース: General。
11PC5Digital_IO信号端子 PC5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC5。対応バス/インターフェース: General。
12PC4Digital_IO信号端子 PC4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC4。対応バス/インターフェース: General。
13PC3Digital_IO信号端子 PC3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC3。対応バス/インターフェース: General。
14PC2Digital_IO信号端子 PC2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC2。対応バス/インターフェース: General。
15PC1Digital_IO信号端子 PC1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC1。対応バス/インターフェース: General。
16PC0Digital_IO信号端子 PC0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC0。対応バス/インターフェース: General。
17VCCPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VCC、最大定格: 5.5V) です。
18GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
19PR1Digital_IO信号端子 PR1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PR1。対応バス/インターフェース: General。
20PR0Digital_IO信号端子 PR0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PR0。対応バス/インターフェース: General。
21PD7Digital_IO信号端子 PD7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD7。対応バス/インターフェース: General。
22PD6Digital_IO信号端子 PD6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD6。対応バス/インターフェース: General。
23PD5Digital_IO信号端子 PD5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD5。対応バス/インターフェース: General。
24PD4Digital_IO信号端子 PD4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD4。対応バス/インターフェース: General。
25PD3Digital_IO信号端子 PD3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD3。対応バス/インターフェース: General。
26PD2Digital_IO信号端子 PD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD2。対応バス/インターフェース: General。
27PD1Digital_IO信号端子 PD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD1。対応バス/インターフェース: General。
28PD0Digital_IO信号端子 PD0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD0。対応バス/インターフェース: General。
29PA7Digital_IO信号端子 PA7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA7。対応バス/インターフェース: General。
30PA6Digital_IO信号端子 PA6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA6。対応バス/インターフェース: General。
31PA5Digital_IO信号端子 PA5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA5。対応バス/インターフェース: General。
32AVCCPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (AVCC、最大定格: 5.5V) です。
33EPGNDパッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
探索部品パッケージメーカーアップロード