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HV56020T-V/KXX (VQFN-43-EP(7x7)) — Symbol, Footprint IPC-7351B & 3D STEP Model

HV56020T-V/KXX

MICROCHIPID: C1858324VQFN-43-EP(7x7) · 45 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · HV56020T-V/KXX (VQFN-43-EP(7x7))1HVGND2CCP2+3CCP2 -4CCP1+5CCP1 -6V IN7V LL8SCK9SDI10SDO11SS12HVGND13RT14TON15SHDN16V 0 IN17V 1 IN18HVGND19R BIAS20Timer021Comp022Timer123Comp145D44HVGND43PGND42VDD41EN_CP40FB39SHT -38SHT+37D36S35S34S33S32D31D30D29D28HVGND27HV 0 OUT26V PP25HV 1 OUT24V CCGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.835.630.525.420.315.210.25.10-5.1-10.2-15.2-20.3-25.4-30.5-35.6mm
2. 2Dフットプリント
123456789101112252627282930314342414039383736353433321314151617181920212223244544E=7.00mm · Pitch e=0.50mmD=7.00mm-6-5-4-3-2-101234566543210-1-2-3-4-5-6mm
3. 3Dモデル
パッケージ外形: 7.00mm × 7.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (45/45)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1HVGNDGNDグラウンド基準端子 (HVGND)
2CCP2+I/OマルチプレクスI/O・ペリフェラル端子 CCP2+ (General)
3CCP2 -I/OマルチプレクスI/O・ペリフェラル端子 CCP2 - (General)
4CCP1+I/OマルチプレクスI/O・ペリフェラル端子 CCP1+ (General)
5CCP1 -I/OマルチプレクスI/O・ペリフェラル端子 CCP1 - (General)
6V INI/OマルチプレクスI/O・ペリフェラル端子 V IN (General)
7V LLI/OマルチプレクスI/O・ペリフェラル端子 V LL (General)
8SCKI/OマルチプレクスI/O・ペリフェラル端子 SCK (SPI)
9SDII/OマルチプレクスI/O・ペリフェラル端子 SDI (SPI)
10SDOI/OマルチプレクスI/O・ペリフェラル端子 SDO (SPI)
11SSI/OマルチプレクスI/O・ペリフェラル端子 SS (SPI)
12HVGNDGNDグラウンド基準端子 (HVGND)
13RTI/OマルチプレクスI/O・ペリフェラル端子 RT (General)
14TONI/OマルチプレクスI/O・ペリフェラル端子 TON (General)
15SHDNI/OマルチプレクスI/O・ペリフェラル端子 SHDN (General)
16V 0 INI/OマルチプレクスI/O・ペリフェラル端子 V 0 IN (General)
17V 1 INI/OマルチプレクスI/O・ペリフェラル端子 V 1 IN (General)
18HVGNDGNDグラウンド基準端子 (HVGND)
19R BIASI/OマルチプレクスI/O・ペリフェラル端子 R BIAS (General)
20Timer0I/OマルチプレクスI/O・ペリフェラル端子 Timer0 (General)
21Comp0I/OマルチプレクスI/O・ペリフェラル端子 Comp0 (General)
22Timer1I/OマルチプレクスI/O・ペリフェラル端子 Timer1 (General)
23Comp1I/OマルチプレクスI/O・ペリフェラル端子 Comp1 (General)
24V CCI/OマルチプレクスI/O・ペリフェラル端子 V CC (General)
25HV 1 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 1 OUT (General)
26V PPI/OマルチプレクスI/O・ペリフェラル端子 V PP (General)
27HV 0 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 0 OUT (General)
28HVGNDGNDグラウンド基準端子 (HVGND)
29DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
30DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
31DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
32DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
33SI/OマルチプレクスI/O・ペリフェラル端子 S (General)
34SI/OマルチプレクスI/O・ペリフェラル端子 S (General)
35SI/OマルチプレクスI/O・ペリフェラル端子 S (General)
36SI/OマルチプレクスI/O・ペリフェラル端子 S (General)
37DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
38SHT+I/OマルチプレクスI/O・ペリフェラル端子 SHT+ (General)
39SHT -I/OマルチプレクスI/O・ペリフェラル端子 SHT - (General)
40FBI/OマルチプレクスI/O・ペリフェラル端子 FB (General)
41EN_CPI/OマルチプレクスI/O・ペリフェラル端子 EN_CP (General)
42VDDPower安定化電源出力 (VDD — 2.7V to 5.5V)
43PGNDGNDグラウンド基準端子 (PGND)
44HVGNDGNDグラウンド基準端子 (HVGND)
45DI/OマルチプレクスI/O・ペリフェラル端子 D (General)
PIN 1 HVGND
GND
グラウンド基準端子 (HVGND)
設計上の注意点: HighVoltageGround
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 15 抽出図面)

原本PDFを直接閲覧、または図面をクリックして全画面拡大
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PDF VIEWERメーカー公式データシート: HV56020T-V/KXX (MICROCHIP · VQFN-43-EP(7x7))
下の埋め込み PDF ビューア内でスクロールやキーワード検索 (Ctrl+F) が可能です
1. 実装3D外観モデルREPRESENTATIVE
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (45ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 4. パッケージ外形寸法図 (D×E×A)
VQFN-43-EP(7x7) · 7.00×7.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (45 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
HV56020T-V/KXX (VQFN-43-EP(7x7)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (15 点 · 1/2 ページ)
HV56020 シリーズの切り抜きなし原本図面 15 点中 1–12 点目を表示
P1 · p01_fig01376×200px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — Dual High Voltage Op Amp with Step-Up Converter and Power MOSFET
Dual High Voltage Op Amp with Step-Up Converter and Power MOSFET
P1 · p01_fig02868×1135px
HV56020T-V/KXX (VQFN-43-EP(7x7)) —  2020 Microchip Technology Inc. DS20006335A-page 1
 2020 Microchip Technology Inc. DS20006335A-page 1
P2 · p02_fig011917×1645px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — HV56020 | Block Diagram | HVGND | RBIAS | + | -comp | Offset & | Delay comp | + | -comp | Offset & | Delay comp | CCP2 | CCP1 | Regulated Charge Pump | Converter | DC-to-DC Controller | GATE DRIVER | Power MOSFET | VPP SHT+ FB D VIN | HVOUT
HV56020 | Block Diagram | HVGND | RBIAS | + | -comp | Offset & | Delay comp | + | -comp | Offset & | Delay comp | CCP2 | CCP1 | Regulated Charge Pump | Converter | DC-to-DC Controller | GATE DRIVER | Power MOSFET | VPP SHT+ FB D VIN | HVOUT
P15 · p15_fig011773×1831px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — FIGURE 3-1: VQFN 43-Lead 7 x 7 mm.
FIGURE 3-1: VQFN 43-Lead 7 x 7 mm.
P15 · p15_fig01P15
HV56020T-V/KXX (VQFN-43-EP(7x7)) — Datasheet Page 15 (p15_fig01)
Datasheet Page 15 (p15_fig01)
P29 · p29_fig011559×964px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — FIGURE 5-1: Application Block Diagram.
FIGURE 5-1: Application Block Diagram.
P30 · p30_fig011633×917px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — FIGURE 5-2: HV56020 PCB Layout Diagram.
FIGURE 5-2: HV56020 PCB Layout Diagram.
P32 · p32_fig011651×684px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — XXXXXXX | YYWWNNN | HV56020 | 2012256 | 3 e | 43-Lead VQFN Example
XXXXXXX | YYWWNNN | HV56020 | 2012256 | 3 e | 43-Lead VQFN Example
P32 · p32_fig02687×547px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — 43-Lead VQFN Example
43-Lead VQFN Example
P32 · p32_fig03688×547px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — 43-Lead VQFN Example
43-Lead VQFN Example
P32 · p32_fig041361×616px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — Note: In the event the full Microchip part number cannot be marked on one line, it will be carried over to the next line, thus limiting the number of available characters for customer-specific information. | 3 e | 3 e
Note: In the event the full Microchip part number cannot be marked on one line, it will be carried over to the next line, thus limiting the number of available characters for customer-specific information. | 3 e | 3 e
P34 · p34_fig011778×2729px
HV56020T-V/KXX (VQFN-43-EP(7x7)) — HV56020 | DS20006335A-page 34  2020 Microchip Technology Inc. | Microchip Technology Drawing C04-471 Rev. A Sheet 2 of 2 | For the most current package drawings, please see the Microchip Packaging Specification located at http://www.microc
HV56020 | DS20006335A-page 34  2020 Microchip Technology Inc. | Microchip Technology Drawing C04-471 Rev. A Sheet 2 of 2 | For the most current package drawings, please see the Microchip Packaging Specification located at http://www.microc
1 / 2 ページ (15 点の抽出図面)

電気仕様 & 部品詳細スペック (HV56020T-V/KXX)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:HV56020T-V/KXX (VQFN-43-EP(7x7)) は 43 ピンの標準電子部品・コネクタで、パッケージ外形は 7.00 × 7.00 × 0.90 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 2.7V to 5.5V、動作温度範囲 -55°C to +150°C、SPI, DAC, PWM インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
2.7V to 5.5V
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-55°C to +150°C
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
24 MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
7.00 × 7.00 × 0.90 mm (A1=0.03 mm)
パッケージ系列: QFN (VQFN-43-EP(7x7))
ピン数・リードピッチN / e
43 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
SPI, DAC, PWM
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル45 ピン自動バス分類
OK
IPC-7351B フットプリント45 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 5.26×6.90mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (VQFN-43-EP(7x7))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
7.00 × 7.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.90mm · e=0.50mm
パッド寸法 (W × L)Level B
0.25 × 0.85 mm
ピン数 / 総パッド数Topology
45P / 45Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
VQFN-43-EP(7x7)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — HV56020T-V/KXX (VQFN-43-EP(7x7))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

HV56020T-V/KXX (VQFN-43-EP(7x7)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 HV56020T-V/KXX (VQFN-43-EP(7x7) パッケージ) は全 45 ピン構成で、ピンピッチは 0.50 mm、動作電源電圧範囲 VCC は 2.7V to 5.5V です。主なピン：1 (HVGND: グラウンド基準端子 (HVGND)), 2 (CCP2+: マルチプレクスI/O・ペリフェラル端子 CCP2+ (General)), 3 (CCP2 -: マルチプレクスI/O・ペリフェラル端子 CCP2 - (General)), 4 (CCP1+: マルチプレクスI/O・ペリフェラル端子 CCP1+ (General)), 5 (CCP1 -: マルチプレクスI/O・ペリフェラル端子 CCP1 - (General)), 6 (V IN: マルチプレクスI/O・ペリフェラル端子 V IN (General))。

HV56020T-V/KXX の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、HV56020T-V/KXX (VQFN-43-EP(7x7)) の本体外形は 7.00 × 7.00 mm、ピッチ e = 0.50 mm、合計 45 パッドで構成されています（中央放熱パッド EPAD 5.26 × 6.90 mm、IPC-7525 60% 開口ペーストマスク付き）。

HV56020T-V/KXX の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの HV56020T-V/KXX (MICROCHIP, VQFN-43-EP(7x7)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (45 ピン) & HV56020 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
2CCP2+Digital_IO信号端子 CCP2+（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: CCP2+。対応バス/インターフェース: General。
3CCP2 -Digital_IO信号端子 CCP2 -（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: CCP2 -。対応バス/インターフェース: General。
4CCP1+Digital_IO信号端子 CCP1+（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: CCP1+。対応バス/インターフェース: General。
5CCP1 -Digital_IO信号端子 CCP1 -（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: CCP1 -。対応バス/インターフェース: General。
6V INDigital_IO信号端子 V IN（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V IN。対応バス/インターフェース: General。
7V LLDigital_IO信号端子 V LL（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V LL。対応バス/インターフェース: General。
8SCKDigital_IO信号端子 SCK（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SPICLOCK。対応バス/インターフェース: SPI。
9SDIDigital_IO信号端子 SDI（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SPIDATAINPUT。対応バス/インターフェース: SPI。
10SDODigital_IO信号端子 SDO（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SPIDATAOUTPUT。対応バス/インターフェース: SPI。
11SSDigital_IO信号端子 SS（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SPICHIPSELECT。対応バス/インターフェース: SPI。
12HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
13RTDigital_IO信号端子 RT（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: RT。対応バス/インターフェース: General。
14TONDigital_IO信号端子 TON（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: TON。対応バス/インターフェース: General。
15SHDNDigital_IO信号端子 SHDN（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SHDN。対応バス/インターフェース: General。
16V 0 INDigital_IO信号端子 V 0 IN（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V 0 IN。対応バス/インターフェース: General。
17V 1 INDigital_IO信号端子 V 1 IN（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V 1 IN。対応バス/インターフェース: General。
18HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
19R BIASDigital_IO信号端子 R BIAS（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: R BIAS。対応バス/インターフェース: General。
20Timer0Digital_IO信号端子 Timer0（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: Timer0。対応バス/インターフェース: General。
21Comp0Digital_IO信号端子 Comp0（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: Comp0。対応バス/インターフェース: General。
22Timer1Digital_IO信号端子 Timer1（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: Timer1。対応バス/インターフェース: General。
23Comp1Digital_IO信号端子 Comp1（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: Comp1。対応バス/インターフェース: General。
24V CCDigital_IO信号端子 V CC（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V CC。対応バス/インターフェース: General。
25HV 1 OUTDigital_IO信号端子 HV 1 OUT（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: HV 1 OUT。対応バス/インターフェース: General。
26V PPDigital_IO信号端子 V PP（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: V PP。対応バス/インターフェース: General。
27HV 0 OUTDigital_IO信号端子 HV 0 OUT（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: HV 0 OUT。対応バス/インターフェース: General。
28HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
29DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
30DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
31DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
32DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
33SDigital_IO信号端子 S（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: S。対応バス/インターフェース: General。
34SDigital_IO信号端子 S（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: S。対応バス/インターフェース: General。
35SDigital_IO信号端子 S（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: S。対応バス/インターフェース: General。
36SDigital_IO信号端子 S（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: S。対応バス/インターフェース: General。
37DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
38SHT+Digital_IO信号端子 SHT+（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SHT+。対応バス/インターフェース: General。
39SHT -Digital_IO信号端子 SHT -（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: SHT -。対応バス/インターフェース: General。
40FBDigital_IO信号端子 FB（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: FB。対応バス/インターフェース: General。
41EN_CPDigital_IO信号端子 EN_CP（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: EN_CP。対応バス/インターフェース: General。
42VDDPower_Out2.7V to 5.5V 電源ドメインで動作する安定化出力端子 (VDD、最大定格: 5.5V) です。
43PGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (PGND) です。
44HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
45DDigital_IO信号端子 D（方向: I/O、電圧域: 2.7V to 5.5V）。多重化オルタネート機能: D。対応バス/インターフェース: General。
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