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HV53011-E/KVX (TFBGA-59(8x8)) — Symbol, Footprint IPC-7351B & 3D STEP Model

HV53011-E/KVX

MICROCHIPID: C3304495TFBGA-59(8x8) · 59 ピン · Pitch 0.65mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · HV53011-E/KVX (TFBGA-59(8x8))A1HV 5 OUTA3HV 4 OUTA5HV 3 OUTA7HV 2 OUTA9HV 1 OUTA11HV 0 OUTC1HV 6 OUTC3VPPSENSEC4LATCHDC5SSC6SHDNC7V LLC9V PPOC11FILPD3HVGNDD4LATCHCD5SDID6ReservedD7V CCE1HV 7 OUTE3HVGNDE4LATCHBE5SDOE6HVGNDE7VSSE9V PFE11V PPF3VNNSENSEF4LATCHAF5SCKL11HV 15 OUTL9HV 14 OUTL7HV 13 OUTL5HV 12 OUTL3HV 11 OUTL1HV 10 OUTJ11FILNJ9V NNOJ7HVGNDJ6HVGNDJ5HVGNDJ4HVGNDJ3HVGNDJ1HV 9 OUTH7HVGNDH6HVGNDH5HVGNDH4HVGNDH3NCG11V NNG9V NFG7HVGNDG6HVGNDG5HVGNDG4LATCHING3NCG1HV 8 OUTF7HVGNDF6HVGNDGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.843.238.133.027.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9-33.0-38.1-43.2mm
2. 2Dフットプリント
A1A3A5A7A9A11C1C3C4C5C6C7C9C11D3D4D5D6D7E1E3E4E5E6E7E9E11F3F4F5F6F7G1G3G4G5G6G7G9G11H3H4H5H6H7J1J3J4J5J6J7J9J11L1L3L5L7L9L11E=8.00mm · Pitch e=0.65mmD=8.00mm-6-5-4-3-2-101234566543210-1-2-3-4-5-6mm
3. 3Dモデル
パッケージ外形: 8.00mm × 8.00mm · ピッチ: 0.65mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (59/59)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
A1HV 5 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 5 OUT (General)
A3HV 4 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 4 OUT (General)
A5HV 3 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 3 OUT (General)
A7HV 2 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 2 OUT (General)
A9HV 1 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 1 OUT (General)
A11HV 0 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 0 OUT (General)
C1HV 6 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 6 OUT (General)
C3VPPSENSEI/OマルチプレクスI/O・ペリフェラル端子 VPPSENSE (General)
C4LATCHDI/OマルチプレクスI/O・ペリフェラル端子 LATCHD (General)
C5SSI/OマルチプレクスI/O・ペリフェラル端子 SS (SPI)
C6SHDNI/OマルチプレクスI/O・ペリフェラル端子 SHDN (General)
C7V LLI/OマルチプレクスI/O・ペリフェラル端子 V LL (General)
C9V PPOI/OマルチプレクスI/O・ペリフェラル端子 V PPO (General)
C11FILPI/OマルチプレクスI/O・ペリフェラル端子 FILP (General)
D3HVGNDGNDグラウンド基準端子 (HVGND)
D4LATCHCI/OマルチプレクスI/O・ペリフェラル端子 LATCHC (General)
D5SDII/OマルチプレクスI/O・ペリフェラル端子 SDI (SPI)
D6ReservedI/OマルチプレクスI/O・ペリフェラル端子 Reserved (General)
D7V CCI/OマルチプレクスI/O・ペリフェラル端子 V CC (General)
E1HV 7 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 7 OUT (General)
E3HVGNDGNDグラウンド基準端子 (HVGND)
E4LATCHBI/OマルチプレクスI/O・ペリフェラル端子 LATCHB (General)
E5SDOI/OマルチプレクスI/O・ペリフェラル端子 SDO (SPI)
E6HVGNDGNDグラウンド基準端子 (HVGND)
E7VSSGNDグラウンド基準端子 (VSS)
E9V PFI/OマルチプレクスI/O・ペリフェラル端子 V PF (General)
E11V PPI/OマルチプレクスI/O・ペリフェラル端子 V PP (General)
F3VNNSENSEI/OマルチプレクスI/O・ペリフェラル端子 VNNSENSE (General)
F4LATCHAI/OマルチプレクスI/O・ペリフェラル端子 LATCHA (General)
F5SCKI/OマルチプレクスI/O・ペリフェラル端子 SCK (SPI)
F6HVGNDGNDグラウンド基準端子 (HVGND)
F7HVGNDGNDグラウンド基準端子 (HVGND)
G1HV 8 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 8 OUT (General)
G3NCI/OマルチプレクスI/O・ペリフェラル端子 NC (General)
G4LATCHINI/OマルチプレクスI/O・ペリフェラル端子 LATCHIN (SPI)
G5HVGNDGNDグラウンド基準端子 (HVGND)
G6HVGNDGNDグラウンド基準端子 (HVGND)
G7HVGNDGNDグラウンド基準端子 (HVGND)
G9V NFI/OマルチプレクスI/O・ペリフェラル端子 V NF (General)
G11V NNI/OマルチプレクスI/O・ペリフェラル端子 V NN (General)
H3NCI/OマルチプレクスI/O・ペリフェラル端子 NC (General)
H4HVGNDGNDグラウンド基準端子 (HVGND)
H5HVGNDGNDグラウンド基準端子 (HVGND)
H6HVGNDGNDグラウンド基準端子 (HVGND)
H7HVGNDGNDグラウンド基準端子 (HVGND)
J1HV 9 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 9 OUT (General)
J3HVGNDGNDグラウンド基準端子 (HVGND)
J4HVGNDGNDグラウンド基準端子 (HVGND)
J5HVGNDGNDグラウンド基準端子 (HVGND)
J6HVGNDGNDグラウンド基準端子 (HVGND)
J7HVGNDGNDグラウンド基準端子 (HVGND)
J9V NNOI/OマルチプレクスI/O・ペリフェラル端子 V NNO (General)
J11FILNI/OマルチプレクスI/O・ペリフェラル端子 FILN (General)
L1HV 10 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 10 OUT (General)
L3HV 11 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 11 OUT (General)
L5HV 12 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 12 OUT (General)
L7HV 13 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 13 OUT (General)
L9HV 14 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 14 OUT (General)
L11HV 15 OUTI/OマルチプレクスI/O・ペリフェラル端子 HV 15 OUT (General)
PIN A1 HV 5 OUT
I/O
マルチプレクスI/O・ペリフェラル端子 HV 5 OUT (General)
設計上の注意点: High -Voltage Output 5
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 8 抽出図面)

原本PDFを直接閲覧、または図面をクリックして全画面拡大
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PDF VIEWERメーカー公式データシート: HV53011-E/KVX (MICROCHIP · TFBGA-59(8x8))
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1. 実装3D外観モデルREPRESENTATIVE
HV53011-E/KVX (TFBGA-59(8x8)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
HV53011-E/KVX (TFBGA-59(8x8)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (59ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
HV53011-E/KVX (TFBGA-59(8x8)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
HV53011-E/KVX (TFBGA-59(8x8)) - 4. パッケージ外形寸法図 (D×E×A)
TFBGA-59(8x8) · 8.00×8.00mm · ピッチ 0.65mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
HV53011-E/KVX (TFBGA-59(8x8)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (59 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
HV53011-E/KVX (TFBGA-59(8x8)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (8 点 · 1/1 ページ)
HV53011 シリーズの切り抜きなし原本図面 8 点中 1–8 点目を表示
P1 · p01_fig01376×200px
HV53011-E/KVX (TFBGA-59(8x8)) — 16-Channel ±135V Push-Pull Driver with RTZ
16-Channel ±135V Push-Pull Driver with RTZ
P2 · p02_fig011595×1081px
HV53011-E/KVX (TFBGA-59(8x8)) — Typical Application Diagram
Typical Application Diagram
P2 · p02_fig01P2
HV53011-E/KVX (TFBGA-59(8x8)) — Datasheet Page 2 (p02_fig01)
Datasheet Page 2 (p02_fig01)
P3 · p03_fig011556×1592px
HV53011-E/KVX (TFBGA-59(8x8)) — HV53011
HV53011
P4 · p04_fig011263×1465px
HV53011-E/KVX (TFBGA-59(8x8)) — Block Diagram
Block Diagram
P23 · p23_fig01441×436px
HV53011-E/KVX (TFBGA-59(8x8)) — 59-Ball TFBGA (8x8x1.2 mm) Example
59-Ball TFBGA (8x8x1.2 mm) Example
P23 · p23_fig02441×436px
HV53011-E/KVX (TFBGA-59(8x8)) — 59-Ball TFBGA (8x8x1.2 mm) Example
59-Ball TFBGA (8x8x1.2 mm) Example
P23 · p23_fig01P23
HV53011-E/KVX (TFBGA-59(8x8)) — Datasheet Page 23 (p23_fig01)
Datasheet Page 23 (p23_fig01)

電気仕様 & 部品詳細スペック (HV53011-E/KVX)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:HV53011-E/KVX (TFBGA-59(8x8)) は 59 ピンの標準電子部品・コネクタで、パッケージ外形は 8.00 × 8.00 × 1.20 mm（ピンピッチ e = 0.65 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C to 125°C、SPI インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C to 125°C
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
32 MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
8.00 × 8.00 × 1.20 mm (A1=0.25 mm)
パッケージ系列: BGA (TFBGA-59(8x8))
ピン数・リードピッチN / e
59 Pins | Pitch e = 0.65 mm (25.6 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
SPI
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル59 ピン自動バス分類
OK
IPC-7351B フットプリント59 パッド · ピッチ 0.65mm
OK
IPC-7525 60% はんだペースト開口リフロー標準 1:1
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (TFBGA-59(8x8))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
8.00 × 8.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=1.20mm · e=0.65mm
パッド寸法 (W × L)Level B
0.30 × 0.30 mm
ピン数 / 総パッド数Topology
59P / 59Pad (BGA_GRID)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
TFBGA-59(8x8)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — HV53011-E/KVX (TFBGA-59(8x8))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

HV53011-E/KVX (TFBGA-59(8x8)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 HV53011-E/KVX (TFBGA-59(8x8) パッケージ) は全 59 ピン構成で、ピンピッチは 0.65 mm です。主なピン：A1 (HV 5 OUT: マルチプレクスI/O・ペリフェラル端子 HV 5 OUT (General)), A3 (HV 4 OUT: マルチプレクスI/O・ペリフェラル端子 HV 4 OUT (General)), A5 (HV 3 OUT: マルチプレクスI/O・ペリフェラル端子 HV 3 OUT (General)), A7 (HV 2 OUT: マルチプレクスI/O・ペリフェラル端子 HV 2 OUT (General)), A9 (HV 1 OUT: マルチプレクスI/O・ペリフェラル端子 HV 1 OUT (General)), A11 (HV 0 OUT: マルチプレクスI/O・ペリフェラル端子 HV 0 OUT (General))。

HV53011-E/KVX の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、HV53011-E/KVX (TFBGA-59(8x8)) の本体外形は 8.00 × 8.00 mm、ピッチ e = 0.65 mm、合計 59 パッドで構成されています。

HV53011-E/KVX の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの HV53011-E/KVX (MICROCHIP, TFBGA-59(8x8)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (59 ピン) & HV53011 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
A1HV 5 OUTDigital_IO信号端子 HV 5 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 5 OUT。対応バス/インターフェース: General。
A3HV 4 OUTDigital_IO信号端子 HV 4 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 4 OUT。対応バス/インターフェース: General。
A5HV 3 OUTDigital_IO信号端子 HV 3 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 3 OUT。対応バス/インターフェース: General。
A7HV 2 OUTDigital_IO信号端子 HV 2 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 2 OUT。対応バス/インターフェース: General。
A9HV 1 OUTDigital_IO信号端子 HV 1 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 1 OUT。対応バス/インターフェース: General。
A11HV 0 OUTDigital_IO信号端子 HV 0 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 0 OUT。対応バス/インターフェース: General。
C1HV 6 OUTDigital_IO信号端子 HV 6 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 6 OUT。対応バス/インターフェース: General。
C3VPPSENSEDigital_IO信号端子 VPPSENSE（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VPPSENSE。対応バス/インターフェース: General。
C4LATCHDDigital_IO信号端子 LATCHD（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LATCHD。対応バス/インターフェース: General。
C5SSDigital_IO信号端子 SS（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SPICHIPSELECT。対応バス/インターフェース: SPI。
C6SHDNDigital_IO信号端子 SHDN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SHDN。対応バス/インターフェース: General。
C7V LLDigital_IO信号端子 V LL（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V LL。対応バス/インターフェース: General。
C9V PPODigital_IO信号端子 V PPO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V PPO。対応バス/インターフェース: General。
C11FILPDigital_IO信号端子 FILP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: FILP。対応バス/インターフェース: General。
D3HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
D4LATCHCDigital_IO信号端子 LATCHC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LATCHC。対応バス/インターフェース: General。
D5SDIDigital_IO信号端子 SDI（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SPIDATAIN。対応バス/インターフェース: SPI。
D6ReservedDigital_IO信号端子 Reserved（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: Reserved。対応バス/インターフェース: General。
D7V CCDigital_IO信号端子 V CC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V CC。対応バス/インターフェース: General。
E1HV 7 OUTDigital_IO信号端子 HV 7 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 7 OUT。対応バス/インターフェース: General。
E3HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
E4LATCHBDigital_IO信号端子 LATCHB（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LATCHB。対応バス/インターフェース: General。
E5SDODigital_IO信号端子 SDO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SPIDATAOUT。対応バス/インターフェース: SPI。
E6HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
E7VSSGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (VSS) です。
E9V PFDigital_IO信号端子 V PF（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V PF。対応バス/インターフェース: General。
E11V PPDigital_IO信号端子 V PP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V PP。対応バス/インターフェース: General。
F3VNNSENSEDigital_IO信号端子 VNNSENSE（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: VNNSENSE。対応バス/インターフェース: General。
F4LATCHADigital_IO信号端子 LATCHA（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: LATCHA。対応バス/インターフェース: General。
F5SCKDigital_IO信号端子 SCK（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SPICLOCK。対応バス/インターフェース: SPI。
F6HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
F7HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
G1HV 8 OUTDigital_IO信号端子 HV 8 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 8 OUT。対応バス/インターフェース: General。
G3NCNC信号端子 NC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
G4LATCHINDigital_IO信号端子 LATCHIN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: SPI_DATA, SPI。対応バス/インターフェース: SPI。
G5HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
G6HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
G7HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
G9V NFDigital_IO信号端子 V NF（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V NF。対応バス/インターフェース: General。
G11V NNDigital_IO信号端子 V NN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V NN。対応バス/インターフェース: General。
H3NCNC信号端子 NC（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: NC。対応バス/インターフェース: General。
H4HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
H5HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
H6HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
H7HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J1HV 9 OUTDigital_IO信号端子 HV 9 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 9 OUT。対応バス/インターフェース: General。
J3HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J4HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J5HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J6HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J7HVGNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (HVGND) です。
J9V NNODigital_IO信号端子 V NNO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: V NNO。対応バス/インターフェース: General。
J11FILNDigital_IO信号端子 FILN（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: FILN。対応バス/インターフェース: General。
L1HV 10 OUTDigital_IO信号端子 HV 10 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 10 OUT。対応バス/インターフェース: General。
L3HV 11 OUTDigital_IO信号端子 HV 11 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 11 OUT。対応バス/インターフェース: General。
L5HV 12 OUTDigital_IO信号端子 HV 12 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 12 OUT。対応バス/インターフェース: General。
L7HV 13 OUTDigital_IO信号端子 HV 13 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 13 OUT。対応バス/インターフェース: General。
L9HV 14 OUTDigital_IO信号端子 HV 14 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 14 OUT。対応バス/インターフェース: General。
L11HV 15 OUTDigital_IO信号端子 HV 15 OUT（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: HV 15 OUT。対応バス/インターフェース: General。
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