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AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Symbol, Footprint IPC-7351B & 3D STEP Model

AVR128DA64T-E/MR

MICROCHIPID: C1870725VQFN-64-EP(9x9) · 65 ピン · Pitch 0.50mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · AVR128DA64T-E/MR (VQFN-64-EP(9x9))1PA32PA43PA54PA65PA76VDD7Bit8PB09PB110PB211Default12PB413PB514PB615PB716PC017PC118PC219PC320VDD21GND22PC423PC524PC625PC726PDO27PD128PD229PD330PD431PD532PD633PD765EP64PA263PA162PA0(EXTCLK)61PG760PG659PG558PG457GND56VDD55PG354PG253PG152PG051UPDI50PF6(RESET#)49PF548PF447PF346PF245PF144PF043PE742PE641PE540PE439PE338PE237PE136PE035GND34AVDDGrid Pitch = 2.54mm (IEEE-315)-17.8-12.7-7.6-2.52.57.612.717.848.343.238.133.027.922.917.812.77.62.5-2.5-7.6-12.7-17.8-22.9-27.9-33.0-38.1-43.2-48.3mm
2. 2Dフットプリント
1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465E=9.00mm · Pitch e=0.50mmD=9.00mm-7-5-3-113577531-1-3-5-7mm
3. 3Dモデル
パッケージ外形: 9.00mm × 9.00mm · ピッチ: 0.50mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (65/65)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1PA3I/OマルチプレクスI/O・ペリフェラル端子 PA3 (General)
2PA4I/OマルチプレクスI/O・ペリフェラル端子 PA4 (General)
3PA5I/OマルチプレクスI/O・ペリフェラル端子 PA5 (General)
4PA6I/OマルチプレクスI/O・ペリフェラル端子 PA6 (General)
5PA7I/OマルチプレクスI/O・ペリフェラル端子 PA7 (General)
6VDDPower電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
7BitI/OマルチプレクスI/O・ペリフェラル端子 Bit (General)
8PB0I/OマルチプレクスI/O・ペリフェラル端子 PB0 (General)
9PB1I/OマルチプレクスI/O・ペリフェラル端子 PB1 (General)
10PB2I/OマルチプレクスI/O・ペリフェラル端子 PB2 (General)
11DefaultI/OマルチプレクスI/O・ペリフェラル端子 Default (General)
12PB4I/OマルチプレクスI/O・ペリフェラル端子 PB4 (General)
13PB5I/OマルチプレクスI/O・ペリフェラル端子 PB5 (General)
14PB6I/OマルチプレクスI/O・ペリフェラル端子 PB6 (General)
15PB7I/OマルチプレクスI/O・ペリフェラル端子 PB7 (General)
16PC0I/OマルチプレクスI/O・ペリフェラル端子 PC0 (General)
17PC1I/OマルチプレクスI/O・ペリフェラル端子 PC1 (General)
18PC2I/OマルチプレクスI/O・ペリフェラル端子 PC2 (General)
19PC3I/OマルチプレクスI/O・ペリフェラル端子 PC3 (General)
20VDDPower電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
21GNDGNDグラウンド基準端子 (GND)
22PC4I/OマルチプレクスI/O・ペリフェラル端子 PC4 (General)
23PC5I/OマルチプレクスI/O・ペリフェラル端子 PC5 (General)
24PC6I/OマルチプレクスI/O・ペリフェラル端子 PC6 (General)
25PC7I/OマルチプレクスI/O・ペリフェラル端子 PC7 (General)
26PDOI/OマルチプレクスI/O・ペリフェラル端子 PDO (General)
27PD1I/OマルチプレクスI/O・ペリフェラル端子 PD1 (General)
28PD2I/OマルチプレクスI/O・ペリフェラル端子 PD2 (General)
29PD3I/OマルチプレクスI/O・ペリフェラル端子 PD3 (General)
30PD4I/OマルチプレクスI/O・ペリフェラル端子 PD4 (General)
31PD5I/OマルチプレクスI/O・ペリフェラル端子 PD5 (General)
32PD6I/OマルチプレクスI/O・ペリフェラル端子 PD6 (General)
33PD7I/OマルチプレクスI/O・ペリフェラル端子 PD7 (General)
34AVDDPower電源供給入力 (AVDD — 3.3V / 5.0V Standard Logic)
35GNDGNDグラウンド基準端子 (GND)
36PE0I/OマルチプレクスI/O・ペリフェラル端子 PE0 (General)
37PE1I/OマルチプレクスI/O・ペリフェラル端子 PE1 (General)
38PE2I/OマルチプレクスI/O・ペリフェラル端子 PE2 (General)
39PE3I/OマルチプレクスI/O・ペリフェラル端子 PE3 (General)
40PE4I/OマルチプレクスI/O・ペリフェラル端子 PE4 (General)
41PE5I/OマルチプレクスI/O・ペリフェラル端子 PE5 (General)
42PE6I/OマルチプレクスI/O・ペリフェラル端子 PE6 (General)
43PE7I/OマルチプレクスI/O・ペリフェラル端子 PE7 (General)
44PF0I/OマルチプレクスI/O・ペリフェラル端子 PF0 (General)
45PF1I/OマルチプレクスI/O・ペリフェラル端子 PF1 (General)
46PF2I/OマルチプレクスI/O・ペリフェラル端子 PF2 (General)
47PF3I/OマルチプレクスI/O・ペリフェラル端子 PF3 (General)
48PF4I/OマルチプレクスI/O・ペリフェラル端子 PF4 (General)
49PF5I/OマルチプレクスI/O・ペリフェラル端子 PF5 (General)
50PF6(RESET#)Iシステムイネーブル・ハードウェアリセット (PF6(RESET#))
51UPDII/OマルチプレクスI/O・ペリフェラル端子 UPDI (General)
52PG0I/OマルチプレクスI/O・ペリフェラル端子 PG0 (General)
53PG1I/OマルチプレクスI/O・ペリフェラル端子 PG1 (General)
54PG2I/OマルチプレクスI/O・ペリフェラル端子 PG2 (General)
55PG3I/OマルチプレクスI/O・ペリフェラル端子 PG3 (General)
56VDDPower電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
57GNDGND露出サーマルパッド・グラウンド (GND)
58PG4I/OマルチプレクスI/O・ペリフェラル端子 PG4 (General)
59PG5I/OマルチプレクスI/O・ペリフェラル端子 PG5 (General)
60PG6I/OマルチプレクスI/O・ペリフェラル端子 PG6 (General)
61PG7I/OマルチプレクスI/O・ペリフェラル端子 PG7 (General)
62PA0(EXTCLK)I/OマルチプレクスI/O・ペリフェラル端子 PA0(EXTCLK) (General)
63PA1I/OマルチプレクスI/O・ペリフェラル端子 PA1 (General)
64PA2I/OマルチプレクスI/O・ペリフェラル端子 PA2 (General)
65EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 PA3
I/O
マルチプレクスI/O・ペリフェラル端子 PA3 (General)
設計上の注意点: Signal terminal PA3 (I/O, 3.3V / 5.0V Standard Logic domain). Multiplexed alternate functions: PA3. Supported peripheral buses: General.
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 10 抽出図面)

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PDF VIEWERメーカー公式データシート: AVR128DA64T-E/MR (MICROCHIP · VQFN-64-EP(9x9))
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1. 実装3D外観モデルREPRESENTATIVE
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (65ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 4. パッケージ外形寸法図 (D×E×A)
VQFN-64-EP(9x9) · 9.00×9.00mm · ピッチ 0.50mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (65 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (10 点 · 1/1 ページ)
AVR128 シリーズの切り抜きなし原本図面 10 点中 1–10 点目を表示
P1 · p01_fig03パッケージ完全一致
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Figure 2. AVR® DA Device Designations
Figure 2. AVR® DA Device Designations
P1 · p01_fig01456×280px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Introduction
Introduction
P1 · p01_fig021575×631px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Figure 1. AVR® DA Family Overview
Figure 1. AVR® DA Family Overview
P586 · p586_fig011268×1117px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — MILLIMETERS
MILLIMETERS
P597 · p597_fig011127×1596px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Pin 1 visual index feature may vary, but must be located within the hatched area. Package is saw singulated Dimensioning and tolerancing per ASME Y14.5M
Pin 1 visual index feature may vary, but must be located within the hatched area. Package is saw singulated Dimensioning and tolerancing per ASME Y14.5M
P597 · p597_fig01P597
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Datasheet Page 597 (p597_fig01)
Datasheet Page 597 (p597_fig01)
P598 · p598_fig011191×1384px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — C2
C2
P598 · p598_fig01P598
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — Datasheet Page 598 (p598_fig01)
Datasheet Page 598 (p598_fig01)
P600 · p600_fig011645×1697px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — 64-Lead Plastic Thin Quad Flatpack (PT)-10x10x1 mm Body, 2.00 mm Footprint [TQFP]
64-Lead Plastic Thin Quad Flatpack (PT)-10x10x1 mm Body, 2.00 mm Footprint [TQFP]
P601 · p601_fig011053×855px
AVR128DA64T-E/MR (VQFN-64-EP(9x9)) — RECOMMENDED LAND PATTERN
RECOMMENDED LAND PATTERN

電気仕様 & 部品詳細スペック (AVR128DA64T-E/MR)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:AVR128DA64T-E/MR (VQFN-64-EP(9x9)) は 64 ピンの標準電子部品・コネクタで、パッケージ外形は 9.00 × 9.00 × 0.90 mm（ピンピッチ e = 0.50 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C to +85°C、UART, SPI, I2C, ADC, DAC インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C to +85°C
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
24 MHz
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
9.00 × 9.00 × 0.90 mm (A1=0.03 mm)
パッケージ系列: QFN (VQFN-64-EP(9x9))
ピン数・リードピッチN / e
64 Pins | Pitch e = 0.50 mm (19.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
UART, SPI, I2C, ADC, DAC
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル65 ピン自動バス分類
OK
IPC-7351B フットプリント65 パッド · ピッチ 0.50mm
OK
IPC-7525 60% はんだペースト開口EPAD 7.30×7.30mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (VQFN-64-EP(9x9))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
9.00 × 9.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.90mm · e=0.50mm
パッド寸法 (W × L)Level B
0.28 × 0.80 mm
ピン数 / 総パッド数Topology
65P / 65Pad (QUAD_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
VQFN-64-EP(9x9)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — AVR128DA64T-E/MR (VQFN-64-EP(9x9))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

AVR128DA64T-E/MR (VQFN-64-EP(9x9)) のピン配置 (Pinout) および電源電圧仕様は？

MICROCHIP 製 AVR128DA64T-E/MR (VQFN-64-EP(9x9) パッケージ) は全 65 ピン構成で、ピンピッチは 0.50 mm です。主なピン：1 (PA3: マルチプレクスI/O・ペリフェラル端子 PA3 (General)), 2 (PA4: マルチプレクスI/O・ペリフェラル端子 PA4 (General)), 3 (PA5: マルチプレクスI/O・ペリフェラル端子 PA5 (General)), 4 (PA6: マルチプレクスI/O・ペリフェラル端子 PA6 (General)), 5 (PA7: マルチプレクスI/O・ペリフェラル端子 PA7 (General)), 6 (VDD: 電源供給入力 (VDD — 3.3V / 5.0V Standard Logic))。

AVR128DA64T-E/MR の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、AVR128DA64T-E/MR (VQFN-64-EP(9x9)) の本体外形は 9.00 × 9.00 mm、ピッチ e = 0.50 mm、合計 65 パッドで構成されています（中央放熱パッド EPAD 7.30 × 7.30 mm、IPC-7525 60% 開口ペーストマスク付き）。

AVR128DA64T-E/MR の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの AVR128DA64T-E/MR (MICROCHIP, VQFN-64-EP(9x9)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (65 ピン) & AVR128 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1PA3Digital_IO信号端子 PA3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA3。対応バス/インターフェース: General。
2PA4Digital_IO信号端子 PA4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA4。対応バス/インターフェース: General。
3PA5Digital_IO信号端子 PA5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA5。対応バス/インターフェース: General。
4PA6Digital_IO信号端子 PA6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA6。対応バス/インターフェース: General。
5PA7Digital_IO信号端子 PA7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA7。対応バス/インターフェース: General。
6VDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD、最大定格: 5.5V) です。
7BitDigital_IO信号端子 Bit（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: Bit。対応バス/インターフェース: General。
8PB0Digital_IO信号端子 PB0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB0。対応バス/インターフェース: General。
9PB1Digital_IO信号端子 PB1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB1。対応バス/インターフェース: General。
10PB2Digital_IO信号端子 PB2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB2。対応バス/インターフェース: General。
11DefaultDigital_IO信号端子 Default（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: Default。対応バス/インターフェース: General。
12PB4Digital_IO信号端子 PB4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB4。対応バス/インターフェース: General。
13PB5Digital_IO信号端子 PB5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB5。対応バス/インターフェース: General。
14PB6Digital_IO信号端子 PB6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB6。対応バス/インターフェース: General。
15PB7Digital_IO信号端子 PB7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PB7。対応バス/インターフェース: General。
16PC0Digital_IO信号端子 PC0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC0。対応バス/インターフェース: General。
17PC1Digital_IO信号端子 PC1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC1。対応バス/インターフェース: General。
18PC2Digital_IO信号端子 PC2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC2。対応バス/インターフェース: General。
19PC3Digital_IO信号端子 PC3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC3。対応バス/インターフェース: General。
20VDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD、最大定格: 5.5V) です。
21GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
22PC4Digital_IO信号端子 PC4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC4。対応バス/インターフェース: General。
23PC5Digital_IO信号端子 PC5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC5。対応バス/インターフェース: General。
24PC6Digital_IO信号端子 PC6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC6。対応バス/インターフェース: General。
25PC7Digital_IO信号端子 PC7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PC7。対応バス/インターフェース: General。
26PDODigital_IO信号端子 PDO（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PDO。対応バス/インターフェース: General。
27PD1Digital_IO信号端子 PD1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD1。対応バス/インターフェース: General。
28PD2Digital_IO信号端子 PD2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD2。対応バス/インターフェース: General。
29PD3Digital_IO信号端子 PD3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD3。対応バス/インターフェース: General。
30PD4Digital_IO信号端子 PD4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD4。対応バス/インターフェース: General。
31PD5Digital_IO信号端子 PD5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD5。対応バス/インターフェース: General。
32PD6Digital_IO信号端子 PD6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD6。対応バス/インターフェース: General。
33PD7Digital_IO信号端子 PD7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PD7。対応バス/インターフェース: General。
34AVDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (AVDD、最大定格: 5.5V) です。
35GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
36PE0Digital_IO信号端子 PE0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE0。対応バス/インターフェース: General。
37PE1Digital_IO信号端子 PE1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE1。対応バス/インターフェース: General。
38PE2Digital_IO信号端子 PE2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE2。対応バス/インターフェース: General。
39PE3Digital_IO信号端子 PE3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE3。対応バス/インターフェース: General。
40PE4Digital_IO信号端子 PE4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE4。対応バス/インターフェース: General。
41PE5Digital_IO信号端子 PE5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE5。対応バス/インターフェース: General。
42PE6Digital_IO信号端子 PE6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE6。対応バス/インターフェース: General。
43PE7Digital_IO信号端子 PE7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PE7。対応バス/インターフェース: General。
44PF0Digital_IO信号端子 PF0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF0。対応バス/インターフェース: General。
45PF1Digital_IO信号端子 PF1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF1。対応バス/インターフェース: General。
46PF2Digital_IO信号端子 PF2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF2。対応バス/インターフェース: General。
47PF3Digital_IO信号端子 PF3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF3。対応バス/インターフェース: General。
48PF4Digital_IO信号端子 PF4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF4。対応バス/インターフェース: General。
49PF5Digital_IO信号端子 PF5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PF5。対応バス/インターフェース: General。
50PF6(RESET#)Digital_IOローアクティブ・ハードウェアリセット端子 (PF6(RESET#))：Lowに引くことでコアと全ペリフェラルを初期化します。
51UPDIDigital_IO信号端子 UPDI（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: UPDI。対応バス/インターフェース: General。
52PG0Digital_IO信号端子 PG0（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG0。対応バス/インターフェース: General。
53PG1Digital_IO信号端子 PG1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG1。対応バス/インターフェース: General。
54PG2Digital_IO信号端子 PG2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG2。対応バス/インターフェース: General。
55PG3Digital_IO信号端子 PG3（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG3。対応バス/インターフェース: General。
56VDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD、最大定格: 5.5V) です。
57GNDGNDパッケージ底面の露出放熱パッド (GND)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
58PG4Digital_IO信号端子 PG4（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG4。対応バス/インターフェース: General。
59PG5Digital_IO信号端子 PG5（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG5。対応バス/インターフェース: General。
60PG6Digital_IO信号端子 PG6（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG6。対応バス/インターフェース: General。
61PG7Digital_IO信号端子 PG7（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG7。対応バス/インターフェース: General。
62PA0(EXTCLK)Digital_IO信号端子 PA0(EXTCLK)（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA0(EXTCLK)。対応バス/インターフェース: General。
63PA1Digital_IO信号端子 PA1（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA1。対応バス/インターフェース: General。
64PA2Digital_IO信号端子 PA2（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PA2。対応バス/インターフェース: General。
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