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CH224Q (DFN-10-EP(2x2)) — Symbol, Footprint IPC-7351B & 3D STEP Model

CH224Q

WCHID: C46061833DFN-10-EP(2x2) · 11 ピン · Pitch 0.40mmIPC-7351B Verified5.0 (0)
4D 同期クロスプローブモード (CROSS-PROBE)ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
1. シンボル
U1 · CH224Q (DFN-10-EP(2x2))1VDD2GND3PG4DP5DM6CFG11EP10IO59CFG1 I8IO07VDDGrid Pitch = 2.54mm (IEEE-315)-15.2-10.2-5.105.110.215.212.77.62.5-2.5-7.6-12.7mm
2. 2Dフットプリント
1234567891011E=2.00mm · Pitch e=0.40mmD=2.00mm-3-2-101233210-1-2-3mm
3. 3Dモデル
パッケージ外形: 2.00mm × 2.00mm · ピッチ: 0.40mm · ルーラー目盛: 1.00mm同期完了 <100ms

同期ピン配置 (Symbol / 2D / 3D) (11/11)

ピンをクリックまたはホバーすると、シンボル、フットプリント、3Dモデル上で同時に強調表示されます
ピン記号種別機能説明 (JA)
1VDDPower電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
2GNDGNDグラウンド基準端子 (GND)
3PGI/OマルチプレクスI/O・ペリフェラル端子 PG (General)
4DPI/OマルチプレクスI/O・ペリフェラル端子 DP (General)
5DMI/OマルチプレクスI/O・ペリフェラル端子 DM (General)
6CFGI/OマルチプレクスI/O・ペリフェラル端子 CFG (General)
7VDDPower電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
8IO0I/OGPIO0 / RTC_GPIO0 (Chip Boot Mode Strapping Pin)
9CFG1 II/OマルチプレクスI/O・ペリフェラル端子 CFG1 I (General)
10IO5I/OGPIO5 / RTC_GPIO5 / TOUCH5 / ADC1_CH4
11EPGND露出サーマルパッド・グラウンド (EP)
PIN 1 VDD
Power
電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)
設計上の注意点: 工作电源输入 ，外接1uF 对地电容 ，串联电阻至VBUS 。
IPC-7351B はんだ付け密度 & スパン C/G/Z 設定

データシートPDF直接表示 & 技術図面ギャラリー (6 標準図面 + 11 抽出図面)

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PDF VIEWERメーカー公式データシート: CH224Q (WCH · DFN-10-EP(2x2))
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1. 実装3D外観モデルREPRESENTATIVE
CH224Q (DFN-10-EP(2x2)) - 1. 実装3D外観モデル
高精度3Dソリッドモデル拡大 ›
2. 標準ピン配置図 (上面)CLEANROOM PINOUT
CH224Q (DFN-10-EP(2x2)) - 2. 標準ピン配置図 (上面)
パッケージ正規ピン配置 (11ピン)拡大 ›
3. 原本データシートピン図PDF PINOUT
CH224Q (DFN-10-EP(2x2)) - 3. 原本データシートピン図
無トリミングピン配置図拡大 ›
4. パッケージ外形寸法図 (D×E×A)PACKAGE DIMENSIONS
CH224Q (DFN-10-EP(2x2)) - 4. パッケージ外形寸法図 (D×E×A)
DFN-10-EP(2x2) · 2.00×2.00mm · ピッチ 0.40mm拡大 ›
5. 推奨PCBフットプリントLAND PATTERN
CH224Q (DFN-10-EP(2x2)) - 5. 推奨PCBフットプリント
IPC-7351B パッド (11 Pads)拡大 ›
6. アプリケーション参考回路SCHEMATIC
CH224Q (DFN-10-EP(2x2)) - 6. アプリケーション参考回路
Typical Application Schematic拡大 ›
PDF データシート原本ピン配置・技術図面ライブラリ (11 点 · 1/1 ページ)
CH221 / CH224 シリーズの切り抜きなし原本図面 11 点中 1–11 点目を表示
P2 · p02_fig011737×1834px
CH224Q (DFN-10-EP(2x2)) — CH224 手册1 https://wch.cn
CH224 手册1 https://wch.cn
P2 · p02_fig02754×748px
CH224Q (DFN-10-EP(2x2)) — DM 5 CC2 6 CC1 7 VBUS 8 CFG1 9 PG 10 CH224A
DM 5 CC2 6 CC1 7 VBUS 8 CFG1 9 PG 10 CH224A
P8 · p08_fig011624×573px
CH224Q (DFN-10-EP(2x2)) — 6.1.1 单电阻配置和I2C 配置参考原理图（Rset 阻值对应请求电压参考表5-1） 单电阻配置通过CFG1 引脚对GND 接特定阻值的配置电阻实现，此时CFG2 和CFG3 可用于I2C 配 置。若不使用I2C 配置，CFG2、CFG3 悬空即可。 | 6.1.2 I/O 电平配置参考原理图（I/O 电平对应请求电压参考表5-2） 当用电系统无需和CH224 进行交互或控制时，CFG1 可通过串接100KΩ至VHV 引脚的方法提供高 电平（下图为I/O 电平配置20V）
6.1.1 单电阻配置和I2C 配置参考原理图（Rset 阻值对应请求电压参考表5-1） 单电阻配置通过CFG1 引脚对GND 接特定阻值的配置电阻实现，此时CFG2 和CFG3 可用于I2C 配 置。若不使用I2C 配置，CFG2、CFG3 悬空即可。 | 6.1.2 I/O 电平配置参考原理图（I/O 电平对应请求电压参考表5-2） 当用电系统无需和CH224 进行交互或控制时，CFG1 可通过串接100KΩ至VHV 引脚的方法提供高 电平（下图为I/O 电平配置20V）
P8 · p08_fig021545×573px
CH224Q (DFN-10-EP(2x2)) — 当用电系统存在3.3 或5V 电源，且需对CH224 进行控制时，CFG1 可连接系统中MCU 的GPIO（如 下图）。若系统高电平为3.3V，R1 应取0Ω；若系统高电平为5V，R1 应取2KΩ。
当用电系统存在3.3 或5V 电源，且需对CH224 进行控制时，CFG1 可连接系统中MCU 的GPIO（如 下图）。若系统高电平为3.3V，R1 应取0Ω；若系统高电平为5V，R1 应取2KΩ。
P8 · p08_fig031641×572px
CH224Q (DFN-10-EP(2x2)) — V2.1 8
V2.1 8
P9 · p09_fig011341×560px
CH224Q (DFN-10-EP(2x2)) — 6.2 CH224K 参考原理图（图中为I/O 电平配置20V）
6.2 CH224K 参考原理图（图中为I/O 电平配置20V）
P9 · p09_fig021821×751px
CH224Q (DFN-10-EP(2x2)) — 6.1.3 使用Type-C 公口eMarker 模拟功能
6.1.3 使用Type-C 公口eMarker 模拟功能
P9 · p09_fig031834×548px
CH224Q (DFN-10-EP(2x2)) — 6.3 CH224D 参考原理图（图中为单电阻配置9V）
6.3 CH224D 参考原理图（图中为单电阻配置9V）
P9 · p09_fig02P9
CH224Q (DFN-10-EP(2x2)) — Datasheet Page 9 (p09_fig02)
Datasheet Page 9 (p09_fig02)
P10 · p10_fig011270×540px
CH224Q (DFN-10-EP(2x2)) — 6.4 CH221K 参考原理图（图中为单电阻配置20V）
6.4 CH221K 参考原理图（图中为单电阻配置20V）
P10 · p10_fig02525×430px
CH224Q (DFN-10-EP(2x2)) — Rset阻值 请求电压 | 10KΩ 5V 20KΩ 9V 47KΩ 12V 100KΩ 15V 200KΩ 20V
Rset阻值 请求电压 | 10KΩ 5V 20KΩ 9V 47KΩ 12V 100KΩ 15V 200KΩ 20V

電気仕様 & 部品詳細スペック (CH224Q)

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース (JA)
標準電子部品・コネクタ
詳細概要:CH224Q (DFN-10-EP(2x2)) は 10 ピンの標準電子部品・コネクタで、パッケージ外形は 2.00 × 2.00 × 0.85 mm（ピンピッチ e = 0.40 mm）です。動作電源電圧 1.8V ~ 5.5V (Theo Datasheet)、動作温度範囲 -40°C ~ +85°C (Industrial Grade)、USB, I2C インターフェースを内蔵しています。
動作電源電圧範囲V_CC / V_DD
1.8V ~ 5.5V (Theo Datasheet)
電源ピンから 2mm 以内に 100nF + 10µF X7R パスコンを配置
動作周囲温度範囲T_A
-40°C ~ +85°C (Industrial Grade)
工業用温度グレード；最大接合部温度 T_J(max) = +125°C
動作クロック・無線周波数f_CLK / f_RF
DC / Broadband Passive
PDF データシート電気的特性より抽出
出力電流・消費電流定格I_OUT / I_CC
I_GPIO(max) = ±20 mA / pin | I_VDD(total) ≤ 150 mA
ピンあたりの絶対最大定格電流を厳守
パッケージ外形寸法 (D × E × A)D × E × A
2.00 × 2.00 × 0.85 mm (A1=0.03 mm)
パッケージ系列: DFN (DFN-10-EP(2x2))
ピン数・リードピッチN / e
10 Pins | Pitch e = 0.40 mm (15.7 mil)
IPC-7351B 中心間スパン C 準拠
内蔵ペリフェラルバスBuses
USB, I2C
回路図シンボル・2D フットプリント・3D モデル完全同期
リフロー実装・吸湿感度IPC / MSL
IPC-7351B Level B | J-STD-020 (ピーク 260°C) | MSL-3
サーマルパッドは 60% 分割ステンシル開口を推奨
エンジニアリング警告: 実装前にシルクスクリーンの 1 番ピン面取りマークを確認してください。
エンジニアリング警告: 放熱パッドは Ø0.3mm サーマルビアを介して GND プレーンへ確実に接続してください。

5点工業規格検証

ファイル出力前の自動幾何・電気チェック
5/5 合格
IEEE-315 シンボル11 ピン自動バス分類
OK
IPC-7351B フットプリント11 パッド · ピッチ 0.40mm
OK
IPC-7525 60% はんだペースト開口EPAD 1.40×0.90mm メッシュ分割
OK
DFM製造基準 (JLCPCB / PCBWay)最小パッド間隙: 0.25mm
OK
3D STEP AP214 & GLB座標原点完全一致 (0,0,0)
OK

実機検証 & コミュニティ技術レビュー

データシートから自動抽出された機能概要、外形寸法、電源電圧範囲、周辺機能インターフェース
5.00 PCB Verified

機械寸法 & ランドパターン (DFN-10-EP(2x2))

データシートから抽出・IPC-7351B 準拠標準化
mm
パッケージ外形 (D × E)Nominal
2.00 × 2.00 mm
全高 (A) & ピッチ (e)IPC-7351B
A=0.85mm · e=0.40mm
パッド寸法 (W × L)Level B
0.22 × 0.51 mm
ピン数 / 総パッド数Topology
11P / 11Pad (DUAL_ROW)

推奨周辺部品 (BOM) & ピン互換代替品 (Drop-in)

標準アプリケーション回路の受動部品および 1:1 ピン互換代替型番
DFM READY
部品記号 / 代替型番定数 / パッケージ役割 & PCB レイアウトルール
N/A
BOM
応用回路に準拠
DFN-10-EP(2x2)
定格負荷電流に応じた配線幅を確保し、IPC-2221 の絶縁沿面距離規格に準拠してください。

技術的なよくある質問 (FAQ) — CH224Q (DFN-10-EP(2x2))

ピン配置、IPC-7351B ランドパターン寸法、CAD 出力フォーマットに関する回答
IPC-7351B / IEEE-315

CH224Q (DFN-10-EP(2x2)) のピン配置 (Pinout) および電源電圧仕様は？

WCH 製 CH224Q (DFN-10-EP(2x2) パッケージ) は全 11 ピン構成で、ピンピッチは 0.40 mm です。主なピン：1 (VDD: 電源供給入力 (VDD — 3.3V / 5.0V Standard Logic)), 2 (GND: グラウンド基準端子 (GND)), 3 (PG: マルチプレクスI/O・ペリフェラル端子 PG (General)), 4 (DP: マルチプレクスI/O・ペリフェラル端子 DP (General)), 5 (DM: マルチプレクスI/O・ペリフェラル端子 DM (General)), 6 (CFG: マルチプレクスI/O・ペリフェラル端子 CFG (General))。

CH224Q の IPC-7351B 準拠 PCB フットプリント寸法は？

データシート外形図および IPC-7351B Level B (標準密度) に基づき、CH224Q (DFN-10-EP(2x2)) の本体外形は 2.00 × 2.00 mm、ピッチ e = 0.40 mm、合計 11 パッドで構成されています（中央放熱パッド EPAD 1.40 × 0.90 mm、IPC-7525 60% 開口ペーストマスク付き）。

CH224Q の KiCad (.kicad_mod, .kicad_sym)、Fusion 360 (.lbr)、3D STEP モデルはどこでダウンロードできますか？

このページから CERN-OHL-P-2.0 ライセンスの下で検証済みの CH224Q (WCH, DFN-10-EP(2x2)) CAD ライブラリパッケージ（KiCad 8、Autodesk Fusion 360 / Eagle .lbr、3D STEP AP214 & WebGL GLB）を無料で直接ダウンロードできます。

静的リファレンス付録：ピン配置表 (11 ピン) & CH221 / CH224 シリーズバリエーション静的テーブルを開く
ピン番号 (Pin #)信号名 (Signal Name)電気種別 (Type)機能説明 & 回路設計上の注意
1VDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD、最大定格: 5.5V) です。
2GNDGND内部ロジック、I/Oドライバ、アナログ回路の共通帰路となる0Vグラウンド端子 (GND) です。
3PGDigital_IO信号端子 PG（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: PG。対応バス/インターフェース: General。
4DPDigital_IO信号端子 DP（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DP。対応バス/インターフェース: General。
5DMDigital_IO信号端子 DM（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: DM。対応バス/インターフェース: General。
6CFGDigital_IO信号端子 CFG（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CFG。対応バス/インターフェース: General。
7VDDPower_In3.3V / 5.0V Standard Logic 電源ドメインで動作する正電源入力端子 (VDD、最大定格: 5.5V) です。
8IO0Digital_IOGPIO0 / RTC_GPIO0 (Chip Boot Mode Strapping Pin)
9CFG1 IDigital_IO信号端子 CFG1 I（方向: I/O、電圧域: 3.3V / 5.0V Standard Logic）。多重化オルタネート機能: CFG1 I。対応バス/インターフェース: General。
10IO5Digital_IOGPIO5 / RTC_GPIO5 / TOUCH5 / ADC1_CH4
11EPGNDパッケージ底面の露出放熱パッド (EP)。基板への主要な放熱経路および低インダクタンスの0Vグラウンド帰路として機能します。
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